技術分析(プロセス)
ムーアの法則、すなわち商用の半導体製品に集積されるトランジスタの数は2年ごとに倍増する、という経済法則は、留まることを知らない。微細化は止まっているもののDTCOによって3次元化で集積度を高める技術は続いているからだ。ベルギーの半導体研究所imecは、将来に備えSTCO(System Technology Co-Optimization)を提唱し、CMOSのスケーリングがさらに続く道筋を示した。
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TSMCが8月30日に台湾でTechnology Symposiumを開催した後、今回は3年ぶりに日本に立ち寄りその概略を紹介、N2プロセスノードまでのロードマップを示した。ただ、1次元的な微細化寸法はもはや意味がなく、TSMCは1次元的なスケーリングから2次元的な面積スケーリングへとシフトしてきている。同社ビジネス開発のシニアVP、Kevin Zhang氏(図1)に同社の戦略を聞く。なお、9月28日に開催予定のセミコンポータル会員限定Free Webinarは「TSMC研究」がテーマである。
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3nmプロセスを巡ってTSMCとSamsungが技術を競っている。TSMCは、6月に米国で開いたTechnology Symposiumで3nmプロセスノードのN3およびN3EのFinFET技術と、2nmノードのN2プロセスを発表した。SamsungはGAA(ゲートオールアラウンド)構造の3nmプロセスノードでチップ生産を始めたと発表した。
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米ニューヨーク州アルバニーにおけるIBM研究所が2nmデザインのナノシート技術を使ったトランジスタを開発、このトランジスタを500億個集積したICテストチップを300mmウェーハ上に試作した(図1)。IBMは、PowerアーキテクチャのCPUを独自に開発しているが、今年後半に7nmプロセスのPower10をリリースするため、2nmチップが登場するのは2025年以降になりそうと見られている。
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Samsungは、EUVリソグラフィを使った1z nm(15nm前後)プロセスによるLPDDR5仕様の16GビットDRAMの量産を開始したと発表した。DRAMはこれまでのコンピュータ需要に加え、AIのニューラルネットワークモデルの演算にも必ず使うため、今後の需要の期待が大きい。1パッケージに8枚のDRAMチップを重ね、16GBを構成している(図1)。
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ALD(原子層デポジション)技術を大気中で、しかもロール2ロール方式の連続量産ラインで使える技術Spatial ALDをオランダの研究機関であるHolst Centreが明らかにした。ALDは原子1層ずつ堆積する技術であるため、これまでは表面吸着を利用して1層ずつ堆積するため処理時間が長かった。この常識を打ち破るフレキシブルエレクトロニクス向けの新技術で、装置も作っている(図1)。
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