技術分析（プロセス）

ムーアの法則、すなわち商用の半導体製品に集積されるトランジスタの数は2年ごとに倍増する、という経済法則は、留まることを知らない。微細化は止まっているもののDTCOによって3次元化で集積度を高める技術は続いているからだ。ベルギーの半導体研究所imecは、将来に備えSTCO（System Technology Co-Optimization）を提唱し、CMOSのスケーリングがさらに続く道筋を示した。 [→続きを読む]

Mott遷移と呼ばれる、金属と絶縁体との変化を利用したメモリであるCeRAM（参考資料1）のデバイス研究が一歩進んだ。このメモリは、遷移金属酸化物の特性を生かし、高抵抗か低抵抗かの状態を作り出し、1と0に対応させている。300mmウェーハ上にメモリセルを作り出し、その動作を確認した。 [→続きを読む]

TSMCが8月30日に台湾でTechnology Symposiumを開催した後、今回は3年ぶりに日本に立ち寄りその概略を紹介、N2プロセスノードまでのロードマップを示した。ただ、1次元的な微細化寸法はもはや意味がなく、TSMCは1次元的なスケーリングから2次元的な面積スケーリングへとシフトしてきている。同社ビジネス開発のシニアVP、Kevin Zhang氏（図1）に同社の戦略を聞く。なお、9月28日に開催予定のセミコンポータル会員限定Free Webinarは「TSMC研究」がテーマである。 [→続きを読む]

Micron Technologyがこれまで最多のセル層数である232層の3D-NANDフラッシュメモリを開発（図1）、それを搭載したCrucialブランドのSSDのサンプル出荷を限定ユーザー向けに始めた（参考資料1）。量産は2022年末になる見込みだ。232層と3ビット/セル技術でNANDフラッシュは1Tビットのチップと2Tバイトのパッケージ容量を実現できるという。 [→続きを読む]

3nmプロセスを巡ってTSMCとSamsungが技術を競っている。TSMCは、6月に米国で開いたTechnology Symposiumで3nmプロセスノードのN3およびN3EのFinFET技術と、2nmノードのN2プロセスを発表した。SamsungはGAA（ゲートオールアラウンド）構造の3nmプロセスノードでチップ生産を始めたと発表した。 [→続きを読む]

先端パッケージ（Advanced Package）技術が今後ICパッケージの中で最も大きな成長を遂げると市場調査会社が予測している通り、Appleのパソコン用プロセッサであるM1チップやNvidiaの最新GPUチップH100（図1）などに使われている（参考資料1）。ここではインターポーザ技術がカギを握る。TSMCは有機インターポーザによるCoWoS技術が性能だけではなく信頼性も優れていることを明らかにした。 [→続きを読む]

東京に本社を置き、シリコンバレーに活動の拠点を置くスタートアップのAtonarp社が半導体製造装置のインサイチュ・モニタリング向けの小型質量分析器をリリースした。半導体製造装置のチャンバ内でエッチングやデポジション時のプロセスガスの分析ができると共にリアルタイムで分析情報をフィードバックできる。いわばスマート製造の基本技術の一つになりうる。 [→続きを読む]

米ニューヨーク州アルバニーにおけるIBM研究所が2nmデザインのナノシート技術を使ったトランジスタを開発、このトランジスタを500億個集積したICテストチップを300mmウェーハ上に試作した（図1）。IBMは、PowerアーキテクチャのCPUを独自に開発しているが、今年後半に7nmプロセスのPower10をリリースするため、2nmチップが登場するのは2025年以降になりそうと見られている。 [→続きを読む]

Samsungは、EUVリソグラフィを使った1z nm（15nm前後）プロセスによるLPDDR5仕様の16GビットDRAMの量産を開始したと発表した。DRAMはこれまでのコンピュータ需要に加え、AIのニューラルネットワークモデルの演算にも必ず使うため、今後の需要の期待が大きい。1パッケージに8枚のDRAMチップを重ね、16GBを構成している（図1）。 [→続きを読む]

ALD（原子層デポジション）技術を大気中で、しかもロール2ロール方式の連続量産ラインで使える技術Spatial ALDをオランダの研究機関であるHolst Centreが明らかにした。ALDは原子1層ずつ堆積する技術であるため、これまでは表面吸着を利用して1層ずつ堆積するため処理時間が長かった。この常識を打ち破るフレキシブルエレクトロニクス向けの新技術で、装置も作っている（図1）。 [→続きを読む]