東京大学とTSMCが共同のラボを浅野キャンパスに設けると発表した。TSMCと台湾以外の大学との共同ラボは初めて。東大にはこれまで材料や半導体物理、電子回路などで豊富な研究者がおり、TSMCにとっては共同できることが1.4nm以下のプロセスノードとなると東大とのコラボは心強い。東大にとってもVDECを通してチップ試作を依頼してきた。今回の特長は何か。

図1　東大の藤井輝夫総長（左）とTSMCのExecutive VP兼共同COOのY.J.Mii氏（右）

東大は、2023年から、TSMCが「TSMC N16（FinFET）ADFP（Academic Design Foster Package）」と呼ぶ教育パッケージを使って先端プロセス設計教育を、講義にも導入し進めてきた。これはFinFETを使ったN16プロセス(16nmプロセスノード)での設計技術を習得するための教育コースである。N16をベースにしたPDKを利用してFinFETベースの設計は、プレーナMOSFETしか知らない日本の産業界にとって極めて重要である。マーケットが大きなFinFET技術をスキップして、GAA（Gate All Around）トランジスタの2nm以下のSoCにはどれほどの市場があるだろうか。

FinFETを使ったハイテク関係のSoCチップの市場は極めて大きい。しかし、日本にはFinFETを利用した半導体設計を可能にするような企業は極めて少ない。将来の大きな市場（スマートXXやSDVなどのクルマや産業機器など）を取ろうとするとFinFETベースのSoC設計技術の習得はマストである。

しかもFinFETベースの設計を習得するには、製造プロセスを経て実際に希望通りのスペックを備えた半導体チップを試作してみなければならない。自分で設計しても所望の性能が得られなければ、試作したことにはならない。半導体チップがすでにシステムであり、しかも従来とは異なるFinFETをベースにした設計でシステムを自分の眼で確認することこそ、教育の目的があると同時に世界で通用するエンジニアになれる。幸いTSMCには安価なシャトルサービスがある。

今回の共同ラボでは学生や院生とTSMCのエンジニアと会って、話を聞けるようになり、そこで将来に向けたSoCのディスカッションが出来れば、学生・院生のレベルアップにつながる。同時に半導体産業界においても、FinFETによる設計を習得できれば、今後の7nm、5nm、3nmへと移行しやすい。FinFETベースの半導体設計できる人材を大量に採用できれば、企業の業績アップにつながる。2nmのGAAを使った市場が大きくのなるのは2030年以降だろう。そのためにもFinFET設計技術の習得は極めて重要な意味を持つ。

今回の共同ラボで、東大を中心にFinFET設計が全国へ広がっていけば、日本の半導体の底上げに貢献できるようになる可能性が広がる。