セミコンジャパン2022では、半導体パッケージングのブースが全体の半分近くを占め、プロセスの前工程だけではなく、後工程との間にある特に先端パッケージング技術に注目が集まった。12月15日に開催されたAPCS（Advanced Packaging and Chiplet Summit）2022では、Intel、TSMC、AMDなどの先端パッケージへの取り組みが目を引いた。

図1　6倍の高集積SoCを作れる先端パッケージング技術

チップレットをはじめとする先端パッケージ技術に世界のトッププレイヤーたちが取り組む最大の理由がモノリシックで作るよりも、もはや低コストで高集積のSoC製品が作れるようになる可能性にある。TSMCが9月に開いた記者向けの説明会では、モノリシックだと500億トランジスタを集積できる時期に、先端パッケージング技術だとその6倍の3000億トランジスタのSoC製品を作れるとしていた（図1）。今回のセミコンジャパンのAPCS 2022に登場したTSMCの品質・信頼性および先端パッケージング技術とサービス担当のVPであるJohn He氏は、図1と同様な図を用い、1000億トランジスタの時代には1兆トランジスタを集積できる、と10倍の高集積SoCができると説明した。先端パッケージ技術では、モノリシックなチップとは違いレチクルサイズによる面積の制限を受けない。このため高集積化が可能となる。

先端パッケージはインターポーザベースの技術であり、チップレットの接続には問題が多く、また複雑なレゴゲームでもある、とHe氏は語っている。基板が大きいほど割れやすくなり、日本の材料メーカーとのコラボが欠かせない。コラボによって低い歩留まりを高めることができると言う。最大の悩みは、どうやって生産性を上げ、歩留まりを向上させるかである。レゴゲームと同様、接続部分を標準化し、切り分けや材料がノウハウになるとしている。

高集積化では必然的にCPUやGPU、DSP、メモリなど様々なプロセッサや回路を集積するヘテロな集積技術になる（図2）。Intel社フェローのRavi Mahajan氏は、ヘテロ集積が重要になり、DTCO（Design Technology Co-Optimization）からシステム的な考えのSTCO（System Technology Co-Optimization）を進め（参考資料1）、パッケージやソフトウエア、チップの最適化が重要になる。そのためにUCIeのような標準規格を進めていくことになるという。

図2　AMDの高集積SoCには3D-ICが使われている　出典：AMD

UCIe 1.0では、例えばバンプピッチが45µmと微細な規格をUCIe-A8やUCIe-A16（数字はパッド数）とし、標準的なバンプピッチの110µmの規格をUCIe-S8やUCIe-S16などとして揃えていく。Intelが開発したPonte Vecchio GPUプロセッサには1000億トランジスタを集積し、47個のアクティブなタイル（チップレット）を敷き詰めており、それらの間に接続に11個のEMIBシリコンブリッジを使っているという。

Intelはヘテロ集積の先端パッケージでは、ダイ-ダイ間の配線を物理層やプロトコルスタック、ソフトウエアモデルなどで標準化すると、各社のチップレットをミックス&マッチで簡単に接続できるようになると共に、パッケージ内部にPCIeやCXLなどの高速インターフェイスを使えるようになり、付加価値の高いカスタム製品が可能になるとしている。

ヘテロ集積の先端パッケージ技術に力を入れるもう一つの理由が、モノリシックなエリアスケーリング（参考資料2）が28年ごろには飽和してしまうからだ、とAMDのTechnology ＆Product Engineering担当シニアVPのMark Fuselier氏は述べている。なぜ飽和するのか。3次元での面積スケーリングではメタルのRCスケーリングしづらくなり悪影響を及ぼすようになるからだとしている。その時はもはやCu配線は使えず、高価なCo＆Ru配線によって抵抗を下げるといった工夫が必要になるという。チップレットの先端パッケージはコスト的にも有利だとしている。

ただし、チップレットによる先端パッケージング技術では問題は多い。一つは熱の問題であり、もう一つは電源設計の問題だとAMDのFuselier氏は話す。熱による問題として最近浮上しているのが半田バンプにおけるエレクトロマイグレーションだ（参考資料3）。Fuselier氏は、熱のインターフェイスの問題が重要だと指摘する。チップ内部のエレクトロマイグレーションの問題ではない。たとえ、KGD（Known Good Die）だとしても熱設計の悪いチップやチップレットを3次元積層するようになると、ホットスポットがあれば上下のチップに悪影響を及ぼし再設計となる。

さらに電源供給ではパワーをどう供給するか、どうレギュレートするか、という問題もある。先端パッケージでは自由度が大きいため、電源設計が難しい。この先、1チップのバックサイドに電源供給ラインを設けることが提案されているが、レギュレータをオンチップする必要があるだろうとFuselier氏は言う。

参考資料
1. 「imec、『ムーアの法則はこれからも止まらない』、STCOでA2世代まで続く」、セミコンポータル (2022/11/09)
2. 「TSMC研究〜会員限定FreeWebinar（9/28）」、セミコンポータル (2022/10/04)
3. Mutschler, A. S., "3D-IC Reliability Degrades with Increasing Temperature", Semiconductor Engineering (2022/12/14)