技術分析（プロセス）

先端パッケージ技術が次世代の高集積化技術として注目されている。チップレットや3次元ICのパッケージングでは、これまでとは異なる技術が求められる。研究開発向け半導体チップのパッケージングを手掛けるコネクテックジャパンがインプリント法で10µmピッチの電極を形成する技術や、80°Cで半田バンプをチップ接続する技術で受注を獲得し続けている（図1）。 [→続きを読む]

STMicroelectronicsが自動車仕様にPCM（相変化メモリ）を集積したマイクロコントローラ（MCU）Stellarファミリを東京ビッグサイトで開催されたオートモーティブワールド2023で展示した。Intel/Micron連合がPCMを利用したX-Point Memoryの事業を断念したのとは対照的だ。STの狙うのはあくまでも160°Cのような高温でも使えるPCMを開発、車載コンピュータへの応用だ。なぜか。 [→続きを読む]

セミコンジャパン2022では、半導体パッケージングのブースが全体の半分近くを占め、プロセスの前工程だけではなく、後工程との間にある特に先端パッケージング技術に注目が集まった。12月15日に開催されたAPCS（Advanced Packaging and Chiplet Summit）2022では、Intel、TSMC、AMDなどの先端パッケージへの取り組みが目を引いた。 [→続きを読む]

ムーアの法則、すなわち商用の半導体製品に集積されるトランジスタの数は2年ごとに倍増する、という経済法則は、留まることを知らない。微細化は止まっているもののDTCOによって3次元化で集積度を高める技術は続いているからだ。ベルギーの半導体研究所imecは、将来に備えSTCO（System Technology Co-Optimization）を提唱し、CMOSのスケーリングがさらに続く道筋を示した。 [→続きを読む]

Mott遷移と呼ばれる、金属と絶縁体との変化を利用したメモリであるCeRAM（参考資料1）のデバイス研究が一歩進んだ。このメモリは、遷移金属酸化物の特性を生かし、高抵抗か低抵抗かの状態を作り出し、1と0に対応させている。300mmウェーハ上にメモリセルを作り出し、その動作を確認した。 [→続きを読む]

TSMCが8月30日に台湾でTechnology Symposiumを開催した後、今回は3年ぶりに日本に立ち寄りその概略を紹介、N2プロセスノードまでのロードマップを示した。ただ、1次元的な微細化寸法はもはや意味がなく、TSMCは1次元的なスケーリングから2次元的な面積スケーリングへとシフトしてきている。同社ビジネス開発のシニアVP、Kevin Zhang氏（図1）に同社の戦略を聞く。なお、9月28日に開催予定のセミコンポータル会員限定Free Webinarは「TSMC研究」がテーマである。 [→続きを読む]

Micron Technologyがこれまで最多のセル層数である232層の3D-NANDフラッシュメモリを開発（図1）、それを搭載したCrucialブランドのSSDのサンプル出荷を限定ユーザー向けに始めた（参考資料1）。量産は2022年末になる見込みだ。232層と3ビット/セル技術でNANDフラッシュは1Tビットのチップと2Tバイトのパッケージ容量を実現できるという。 [→続きを読む]

3nmプロセスを巡ってTSMCとSamsungが技術を競っている。TSMCは、6月に米国で開いたTechnology Symposiumで3nmプロセスノードのN3およびN3EのFinFET技術と、2nmノードのN2プロセスを発表した。SamsungはGAA（ゲートオールアラウンド）構造の3nmプロセスノードでチップ生産を始めたと発表した。 [→続きを読む]

先端パッケージ（Advanced Package）技術が今後ICパッケージの中で最も大きな成長を遂げると市場調査会社が予測している通り、Appleのパソコン用プロセッサであるM1チップやNvidiaの最新GPUチップH100（図1）などに使われている（参考資料1）。ここではインターポーザ技術がカギを握る。TSMCは有機インターポーザによるCoWoS技術が性能だけではなく信頼性も優れていることを明らかにした。 [→続きを読む]

東京に本社を置き、シリコンバレーに活動の拠点を置くスタートアップのAtonarp社が半導体製造装置のインサイチュ・モニタリング向けの小型質量分析器をリリースした。半導体製造装置のチャンバ内でエッチングやデポジション時のプロセスガスの分析ができると共にリアルタイムで分析情報をフィードバックできる。いわばスマート製造の基本技術の一つになりうる。 [→続きを読む]