技術分析（プロセス）

波長13.5nmのEUV（Extreme Ultra Violet）リソグラフィでもダブルパターニングが導入され始めた。ただし、解像度が30nmまでしか得られないため、位置合わせが難しい。Applied Materialsは、最小のパターン幅を安定に形成するパターンシェイピング技術を導入する装置「Centura Sculpta」を開発した。これを使えばダブルパターニングと同等な寸法を安定に形成できる。 [→続きを読む]

プロセスノード2nm以降の次世代半導体チップ製造に欠かせない、計算機リソグラフィ（Computational Lithography）のエコシステムをTSMCとNvidia、ASML、Synopsysが設立した。3nmノードの実チップ上での最小寸法が13nm台までやってきて、波長13.5nmのEUVリソでもOPC（光近接効果補正）の導入が欠かせなくなってきた。計算機リソはそのための技術である。 [→続きを読む]

プリント基板だけではなく、テフロンなどの基板にも密着性の良い配線を形成できる技術を岩手大学が開発、高周波特性の優れた回路を容易に形成できるようになる。岩手大のi-SBと呼ばれる技術は、分子接合材を用いる異種材料接合技術である。産業界もすでに着目し始め、実用化に向けたエコシステムの構築中だ。この技術を普及させるためのプラットフォームを今秋には構築する計画で進めている。 [→続きを読む]

半導体工場の脱炭素化が求められるようになってきたが、ベルギーの研究開発会社であるimecは、リソグラフィとエッチング工程における環境負荷を定量的に評価するシミュレーションを発表した。半導体プロセスの環境評価によりCO2削減への対策を打つことができる。まずはリソとエッチング工程でEUVの優位性が示された。 [→続きを読む]

高耐圧のパワー半導体には、物質特性としてSiよりも絶縁耐圧の高いSiCやGaNの方が有利だ。しかしながらSiCでは1200Vの耐圧を得られるが、高価でなかなか普及しない。GaNの横型HEMTトランジスタは650V程度しか耐圧が得られない。こんな常識がSi、SiC、GaNのパワー半導体でこれまでまかり通っていた。 [→続きを読む]

先端パッケージ技術が次世代の高集積化技術として注目されている。チップレットや3次元ICのパッケージングでは、これまでとは異なる技術が求められる。研究開発向け半導体チップのパッケージングを手掛けるコネクテックジャパンがインプリント法で10µmピッチの電極を形成する技術や、80°Cで半田バンプをチップ接続する技術で受注を獲得し続けている（図1）。 [→続きを読む]

STMicroelectronicsが自動車仕様にPCM（相変化メモリ）を集積したマイクロコントローラ（MCU）Stellarファミリを東京ビッグサイトで開催されたオートモーティブワールド2023で展示した。Intel/Micron連合がPCMを利用したX-Point Memoryの事業を断念したのとは対照的だ。STの狙うのはあくまでも160°Cのような高温でも使えるPCMを開発、車載コンピュータへの応用だ。なぜか。 [→続きを読む]

セミコンジャパン2022では、半導体パッケージングのブースが全体の半分近くを占め、プロセスの前工程だけではなく、後工程との間にある特に先端パッケージング技術に注目が集まった。12月15日に開催されたAPCS（Advanced Packaging and Chiplet Summit）2022では、Intel、TSMC、AMDなどの先端パッケージへの取り組みが目を引いた。 [→続きを読む]

ムーアの法則、すなわち商用の半導体製品に集積されるトランジスタの数は2年ごとに倍増する、という経済法則は、留まることを知らない。微細化は止まっているもののDTCOによって3次元化で集積度を高める技術は続いているからだ。ベルギーの半導体研究所imecは、将来に備えSTCO（System Technology Co-Optimization）を提唱し、CMOSのスケーリングがさらに続く道筋を示した。 [→続きを読む]

Mott遷移と呼ばれる、金属と絶縁体との変化を利用したメモリであるCeRAM（参考資料1）のデバイス研究が一歩進んだ。このメモリは、遷移金属酸化物の特性を生かし、高抵抗か低抵抗かの状態を作り出し、1と0に対応させている。300mmウェーハ上にメモリセルを作り出し、その動作を確認した。 [→続きを読む]