ムーアの法則、すなわち商用の半導体製品に集積されるトランジスタの数は2年ごとに倍増する、という経済法則は、留まることを知らない。微細化は止まっているもののDTCOによって3次元化で集積度を高める技術は続いているからだ。ベルギーの半導体研究所imecは、将来に備えSTCO（System Technology Co-Optimization）を提唱し、CMOSのスケーリングがさらに続く道筋を示した。

図1　imecのCEOであるLuc Van Den Hove氏

ファウンドリが5nmプロセスノードといっても、そのチップ上のどこにも5nmという微細な寸法は存在しない。線幅の微細化の速度がぐっと落ちているからだ。せいぜい12〜15nm前後でほぼ止まっている。そこで、線幅/線間隔のラインスケーリングから、線幅・線間隔をそれほど狭くせずにFinFETのfinの数を減らしたり、単位面積当たりの配線数を減らしたりするような面積スケーリングにシフトしている。TSMCやSamsungなどのファウンドリやIntelなどがこの技術を採用するようになった。それらを正確に表現するなら、7nm相当のプロセスや5nm相当のプロセスというべきであろう。Intelの10nm相当のプロセスの方がTSMCやSamsungファウンドリの7nm相当プロセスよりも集積できるトランジスタ数が多い、という事実がある。

セミコンポータルでは、すでに9月の会員限定FreeWebinar「TSMC研究（参考資料1）」で明らかにしたように、面積スケーリングあるいは密度スケーリングといわれる技術がDTCO（Design Technology Co-Optimization）である。ここでのDesignはレイアウト設計、Technologyはプロセスを意味する。つまりレイアウト設計とプロセスを同時に最適化しようという技術である。

11月7日、東京港区で開催されたimecのITF（Imec Technology Forum）の基調講演において、imecのトップLuc Van Den Hove氏（図1）は、「Moore’s Law Will Not Stop」（ムーアの法則はこれからも止まらない）という言葉を何度も使った。その原動力となる技術は、現在TSMCやSamsungのファウンドリが先端製品で使っているDTCOを発展させたSTCOである。これを使うことによって、2nm相当のプロセスから、1.4nm、1nm、そしてサブ1nm相当のプロセスへと進展できるとした（図2）。

図2　0.2nmに相当するA2プロセスまでのロードマップをimecが示す　出典：imec

2nmを切るあたりから、ナノシートを用いるGAA（Gate All Around）やnMOSとpMOSを縦に重ねるCFETなどの新しいMOSトランジスタ構造が提案されている。量産で実現するリソグラフィ技術はもちろんEUV（Extreme Ultra Violet）である。

加えて配線技術が変わる。電源ラインだけをシリコンバルクに埋め込む構造を採用したり、電源ラインだけのウェーハを信号線とCMOSトランジスタ回路のウェーハを張り合わせたりするような構造を採る。トランジスタ構造と配線構造を組み合わせて、2026年の2オングストローム（0.2nm）相当のA2プロセスノードまでのロードマップを描いている。

物理的に寸法はもはや微細化できないため、当然3次元化を進んでいる。DTCOの本質は3次元化である。FinFETやGAA構造の3次元化だけではなく、信号や電源配線も3次元化することで配線密度を上げることができる。これをモノリシックに行っているのがDTCOである。

図3　STCOの概念　システムとプロセス（テクノロジー）との同時最適化でムーアの法則を進める　出典：imec

今回提案したSTCOは、システムを最適化し、それに合わせて決まったレイアウト設計とプロセスも最適化しようというもの（図3）。この手法はモノリシックに限らず、3D-ICのようなチップやウェーハのスタックの場合にも使える。いずれもシステムのパーティショニング（切り分け作業）から始まる。その後で、2次元レイアウトを3次元レイアウトに変更する。特に3D-ICでは、図4に示すようにさまざまな機能をチップレットや小さなチップが配置された2次元プレーンを重ね合わせていく。このようにして単位面積当たりのトランジスタ数を増やし集積度を上げる。システムのパーティショニングは、システムによって異なるためカスタマイズする作業となる。

図4　2次元で展開していた回路を3次元にして面積を縮小　システムのパーティショニングがカギとなる　出典：imec

データセンターやHPC（High Performance Computing）のような高性能コンピュータに使う用途では、2次元と3次元が混じり合う（図5）。3D-ICではチップ（ダイ）の外に出ている配線ピッチの微細化がカギとなる。これまでのハンダボールだとハンダのふくらみが生じるため、30µm幅が限度になる。そこで横に膨らまないCu（銅）ピラーに変更することになる。IMECは今回Cuピラーによる7µmピッチの配線を示した。

図5　接続するハンダボールに代わりCuピラーで接続し微細配線ピッチに対応　出典：imec

3D-ICでは説明しやすいが、モノリシックに集積する場合でも同様、2次元から3次元へと変換するが、システムとして考える場合はこれだけではない。消費電力を下げるために特に二つのことに注目する。ダークシリコンと、インフラ回路である。ダークシリコンとは、あまり動作していないロジック回路のことで、インフラ回路とは、コンピューティングには関与しない回路のことで、必要最小限にとどめるように最適化する。

チップレットをつなぐためのオープンなアライアンスがAIB（Advanced Interface Bus）やUCIe（Universal Chiplet Interconnect Express）すでに出来ている。それらはインターフェイスのバス仕様であったり、信号のプロトコルの標準化であったりするが、imecとしてもバンプの高さや幅などのサイズをはじめとして物理的なインターフェイスの標準化に取り組んでいる。同時にこれらのコンソーシアムとも協力していく。

参考資料
1. 「動画TSMC研究〜会員限定Free Webinar」、セミコンポータル (2022/10/04)