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技術分析(デバイス設計& FPD)

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Mentor Graphicsは、CPUコアが異なるヘテロジニアスで、かつマルチコアのICを容易に設計できる包括的なソリューションを発表した。異なるOS(operating system)の上に異なるCPUコアを集積するマルチコアICを設計・検証するのに向く。 [→続きを読む]
Mentor Graphicsは、Verification 3.0と称する時代に入ったと同社CEOのWally Rhines氏(図1)はGlobalpress Connection主催のEuroAsia 2014において述べた。検証作業にソフトウエアとハードウエアの両方を使うようになった2.0の時代から、グローバルなエコシステムが欠かせないSoC時代に向いた、クラウドベースでのVerification 3.0時代に突入した。 [→続きを読む]
リアルタイム動作を可能とするCPUコアの最新版Cortex-Rシリーズに向けたARMv8-RアーキテクチャをARM社が発表した。これは、32ビットをベースとし、リアルタイムOSで動くARMv8-Rプロセッサに使われる技術である。プロセッサIPについては発表していないが、このアーキテクチャは仮想化技術を使う。 [→続きを読む]
CPUやGPUなど複数のプロセッサを集積したSoCチップをもっと簡単・短期間に設計したい。SoCの普及を目的とした標準化団体HSA Foundationがこういった開発ツールを標準化するため2012年6月に誕生した。AMDやARM、Qualcommなどが創立メンバー(図1)となり、オープンな設計プラットフォームを作る活動に力を入れている。このほど電話記者会見で、その活動状況を明らかにした。 [→続きを読む]
DSPコアの開発メーカーであるCEVA(シーバ)社が手ぶれ補正機能と超解像技術のアルゴリズムを開発、それらを盛り込んだIPを商品化した。スマートフォンのように薄く小型のカメラには搭載が難しい手ぶれ防止機能をソフトウエアで実現する。 [→続きを読む]
パワー半導体に力を入れているInfineon Technologiesは、そのプロセス工場で300mmウェーハの生産を始めたが、パッケージに関しても新しいコンセプトを次々と打ち出している。例えば、ボンディングワイヤーを使わずにCuピラーを用いて、パワートランジスタとドライバトランジスタの回路を接続するというマルチチップパワーパッケージ技術を、7月17〜19日東京で開催されたTechno Frontier2013で公開した。 [→続きを読む]
Xilinxは、20nmルールのLSIを早くもテープアウトした。デザインルールが20nmと微細化すると、集積できる回路が膨大になるため、アーキテクチャを根本的に見直し、UltraScaleと名付けた(図1)。CLB(Configurable Logic Block)周りの配線や、DSPブロック、クロック分配などを最適化した。 [→続きを読む]
バウンダリスキャン法がBGAや3次元ICのハンダボールの接続をテストする手法として、JPCA(日本電子回路工業会)ショー2013で注目された。アンドールシステムサポートが積極的にこの手法を推進しているのに加え、富士通インターコネクトテクノロジーズも、スーパーコンピュータ「京」のテストにこの手法を使っていたと述べた。 [→続きを読む]
NEDO(新エネルギー・産業技術総合開発機構)とLEAP(超低電圧デバイス技術研究組合)は、0.37Vという低い電圧で動作するSOIのMOSFETを開発(図1)、2MビットのSRAMを試作し、その動作を確認した。この成果を6月11日から京都で開催されている2013 IEEE Symposium on VLSI Technology and Circuits(通称VLSI Symposium)で発表した。 [→続きを読む]
プログラミングのスキルがなくても、オリジナルな図柄を用いたメーターなどのグラフィックスを表示する液晶パネルを自分で開発できるようになる。三菱電機は、タッチパネルとそのコントローラ、液晶モジュール、グラフィックスボードに設計開発ツールをワンセットにしたソリューション(図1)の提供を始める。 [→続きを読む]
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