TSMCが東京でTSMC 2025 Japan OIP（Open Innovation Platform）Ecosystem Forumを開催、この3年間AIによってOIPは成長した、とTSMCジャパンの小野寺誠社長（図1）が述べた。AIがあらゆるデバイスに入り新しい応用を生む時代に入ったことを印象付けた。AI時代ではコンピュータ能力をもっと欲しいという要求が高まり、さらに高集積になるSoC設計が難しくなってきた。

図1　TSMCジャパンの小野寺誠社長　出典：TSMC

AIの能力向上に対処するにはコンピューティング能力をもっと上げる必要がある。このためにSoCの集積度を上げ、SoCチップそのものを高性能・低消費電力に持っていくことと、先端パッケージで集積度を上げることが求められる。いずれも集積度を上げるという点では共通する。しかし集積度を上げると時間･人が大きく増えてしまう。そこで、SoCを設計・製造する場合に、チップ設計から検証、さらに製造、そしてパッケージという全ての工程にAIを導入し効率を上げることになる。TSMCではこれら全ての工程（設計は一部だが）にAIが入っているという。

まず、SoC設計にAIを導入して開発期間を短縮する。TSMCのOIPアライアンスのメンバーであるCadenseやSynopsysなどは、レイアウト設計ツールにAI（強化学習）を導入、レイアウト作業の最適化を図り、消費電力を改善している（図2）。

図2　自動配置配線工程にAIを導入して効率を上げる　出典：TSMC

APR（自動配置配線）ツールは1980年代からあるが、ここにこれまでのレイアウトと配線の蓄積されたデータを使って強化学習（AI）させることによってシリコン上のスペースを最適化しPPA（性能・消費電力・面積）を改善、消費電力を5%減らした。配線メタル方式の最適化を加えて7%削減に成功した。

集積度を上げるためプロセスノードも3nmから2nm、さらに1.4nmへと進化させると共に、チップレットや3D-ICなどの先端パッケージ技術で集積度を挙げる方法も使われるようになってきた。プロセスノードは、7nmのN7プロセスに対して、A14（1.4nm）プロセスでは速度は同一消費電力で1.83倍に上がり、消費電力は同一速度で24%に減少する（図3）。

図3　プロセスノードの進展による性能・消費電力の進展　出典：TSMC

また、3次元技術をフルに使う微細ノードだけでは集積度の向上は限られてしまうため、先端パッケージでも高集積な製品に対応する。すでにCoWoS（Chip on Wafer on Substrate）技術を使ってパッケージングしているが、ここにHBMも採り入れて性能・消費電力を改善している。

ただし先端パッケージは、さまざまな大きさや電力消費回路などによって熱的、機械的なひずみをインターポーザや基板などで生じ、信頼性が劣化するため、半導体技術者だけでは実現が難しくなる。しかも、チップ同士をつなぐ銅配線ピラーのピッチが9µm、6µｍ、5µmなどと微細化するため、発熱により機械的歪の影響を受けやすくなる。配線抵抗だけではなく熱抵抗を減らす放熱対策も重要で、「3D-ID は技術だけではなくエコシステムをいかに使うかが重要。OIPアライアンスは成功するためのカギとなる」とTSMCの3DIC Design Methodology担当のTony Ku氏は述べている。

それを見越してTSMCは、EDAアライアンスに、物理設計シミュレーションのトップメーカーであるAnsysもEDAアライアンスの仲間に入れた。その一つSynopsysもそれを見越してAnsysを買収した。

今後は、外部配線も光配線とシリコンフォトニクスを導入することで損失を減らし、消費電力を減らせることも期待している（図4）。銅配線では抵抗成分による消費電力を減らすため、光配線はその消費電力はほとんどない。

図4　光配線はパッケージ内にも入っていく　出典：TSMC

NTTグループのIOWN構想と同じようにコンピュータの中心ではなく、周辺に光ファイバ配線を使う訳だ。現在はまだコンピュータ同士からコンピュータ内の基板同士を結ぶ配線として光ファイバを使うところまで来ているが、今後はパッケージ内まで光配線を導入する方向にある。