台湾のTSMC社が45nmプロセスに向けたデザインツールを相次いで品質認定、TSMCのリファレンスフロー8.0に取り込んでいる。

このTSMCリファレンスフロー8.0は、歩留まりを上げ、リスクを下げ設計マージンを小さくできるTSMC社の設計手法で、45nm以下のプロセスに対応する。主にスタンダードセルと標準I/Oインターフェース、SRAMコンパイラをサポートする。

まず、DFMツールメーカーである米Clear Shape社の、モデルベース設計製造容易性をチェックするツール、InShapeが45nmプロセスにも使えることをTSMCが認定した。このツールを使えば設計パターンどおりにシリコンに焼き付けることができる。このため、回路設計者はパターンのバラつきによる歩留まり低下を考慮する必要がなくなる。このInShapeは、シリコン上に焼き付けられる正確なパターンを予測し、リソグラフィに起因するバラつきによるパターン欠陥を高速に検出する。

これまで65nmや55nmなどのプロセス認定はTSMC社やNECエレクトロニクス、伊仏合弁のSTMicroelectronics社から受けていたが、今回45nm設計において、TSMC社が認定した。

Clear Shape社は、90nm以下のDFMソリューションプロバイダとして2003年に設立され、昨年秋に10億ドルの資金調達をIntel Capitalなどから行ない注目されている急成長企業の一つである。

続いて、2005年に設立されたベンチャーである米Altos Design Automation社は、静的タイミングモデルジェネレータVarietyをTSMCの45nmプロセス向けのリファレンスフロー8.0に取り込んだことを発表した。これまでもAltosとTSMCは共同で、TSMCのスタンダードセルライブラリを使って統計的なタイミングモデルを生成、検証してきた。

Varietyが生成するモデルには、チップ内のランダムなバラつきや、チップ間のバラつきも含んでいる。このタイミングモデルの結果をリファレンスフロー8.0がサポートしているSSTA（statistical static timing analysis）に通し、パス遅延を、モンテカルロSPICEシミュレーション結果と比較する。TSMCはいろいろなパスを解析、すべてモンテカルロシミュレーション結果と相関のあることを確認し、平均パス遅延およびバラつき（１シグマ）を求める。

Varietyは静的なタイミングモデルを生成し、いろいろなシステマチックなばらつきやランダムなパラメータのバラつきを非線形な形で表現する。ライブラリのタイミングデータには、遅延だけではなく、過渡応答やタイミング制約、ピンの静電容量なども含んでいる。

コンタクト先：
Clear Shape: www.clearshape.com
Altos: www.altos-da.com