ファウンドリビジネスを強化するため、GlobalFoundriesは3カ月前にデザインハウスAvera Semiconductorを設立したが、このほどCadenceのEDAツールの採用も決めた。ファウンドリでは、製造することだけではない。設計ツールを揃え、あらゆる顧客に対応することがその成功のカギとなる（図1）。トップのTSMCはデザインハウスを子会社に持っている。

図1　GlobalFoundriesが持つ12nmFINFETプロセスのツール　出典：GlobalFoundries

日本でファウンドリビジネスが育たない背景の一つには、製造技術さえあれば顧客は勝手に来てくれると思い込んでいることがあった。これまでの日本のIDM（設計から製造も手掛ける半導体メーカー）は、自社の製品のラインが余っていて、かつ外部企業からラインを使わせてもらえないか、という依頼を受けた時のみ請け負う、といった殿様商売をやってきた。これはビジネスではない。タバコ屋さんと同じである。相手が来てくれてなおかつ、こちらのラインが余っている時に貸す、というだけであり、本当の営業マンなりセールスマンがいなかった。これではビジネスがうまくいくはずがない。

台湾のTSMCは、設計ツールを揃えただけではなく、Global Unichipというデザインハウスを子会社に持っている。デザインハウスは、LSI設計言語であるVHDLやVerilogを使ってシステム設計の設計フローをプログラムしてRTLフォーマットに出力してくれる。さらには回路の接続情報を表すネットリストも作成し、途中でフォーマリティ検証やバグのチェックなどを行い、配置・配線のレイアウトを済ませ、最終的にマスクデータのフォーマットGDS IIなどの形でデータセットを仕上げてくれる。このデータをマスクに焼き付けるなり、あるいはTSMCなどのファウンドリに持っていく。

こういったLSI設計の一連の流れを、アマゾンやグーグルなどのOTT（Over the top）が勉強するだろうか？半導体設計出力のRTLを得るために、今チップユーザーは半導体設計しか使われないVHDLなどの半導体設計言語を今さら勉強しなくてもよいのだ。デザインハウスに依頼すれば事足りる。だから半導体設計の素人であるグーグルやアマゾン、フェイスブックでさえ、自分仕様の半導体チップを入手できるのである。

2018年の11月にGlobalFoundriesがAvera Semiを設立したときは、SynopsysのIPであるDesignWave IPをGFのプロセスで製造してきた実績がある、と述べている(参考資料1)。Synopsysは、設計ツールベンダーであると同時に極めて多くのIPを揃えているIPベンダーでもある。CPUなどはArmのIPを提供する。

このほどCadenceは、Avera Semiに、カスタムICやデジタル回路、システム検証、PCB設計・解析など広範なEDAソリューションを提供する。Avera Semiはこれらのツールを使い、12nm、14nmの複数のテープアウトを完了させ、顧客に製品向けのデザインを提供する。

このAvera Semiを率いるCEOは、GFのIBM Microelectronics買収により、そのASICビジネスのリーダーだったKevin O’Buckley氏。同氏はIBMで20年以上、技術的・経営的なリーダーを経験してきた。このため、同氏が率いてきたチームは2015年買収時からGFに所属していたが、半導体設計の経験は25年にも及び、IBM時代からは2000以上の半導体設計を手掛けてきたという。

Avera Semiは7nmプロセス以降の超微細化設計にも対応する。ただし、GlobalFoundriesは、7nmプロセスを断念したと伝えられており、Avera Semiが7nmプロセスのチップを設計するとしてもファウンドリはTSMCかSamsungが手掛けることになるが、GFはこのことについてはコメントしていない。

参考資料
1. GLOBALFOUNDRIES Introduces Avera Semi, a Wholly Owned Subsidiary to Deliver Custom ASIC Solutions (2018/11/01)