Altera、14nm FinFETプロセス採用の初SoC製品Stratix 10を発表

図1　14nm FinFETプロセスで生産するStratix 10 SoC製品　出典：Altera

FPGAがあまりにも複雑になるため、全てハードワイヤードロジックで回路を組むのではなく、CPUを混在させ、基本的な制御にはCPU、差別化回路にはFPGA、というアーキテクチャへと変わってきている。FPGAの弱点は、ソフトウエアがそのままカスタム回路であるから、ソフト資産を残せないこと。流用もできない。CPU方式だと、回路ではなく機能を実現するためのコードであるから、コードを流用できる形に直しやすい。

この最新SoC、Stratix 10は、クワッドコアCortex-A53を集積しただけではなく、浮動小数点演算可能な10Tera FLOPSのDSP、1GHzで動作するFPGAも集積している(図1)。CPUとDSPというヘテロなプロセッサをOpenCLでプログラミングできる開発ツールSoC EDSも提供する。

Cortex-A53は、クワッドコアまでサポートできる64ビットプロセッサコアで(図2)、1GHzで動くCortex-A9と比べ性能は6倍だという。加えて32ビット命令も備え、ソフトウエアの下位互換性を持ち、仮想化構成も可能だとしている。

図2　ARM Cortex-A53 CPU　出典：Altera

Alteraは顧客の要求とマッチするSoC向けのCPUとしてCortex-A53を選んだ。さらに高性能なARMのCortex-A57を採用しなかった理由を、AlteraのSoC製品マーケティング担当シニアディレクタであるChris Balough氏(図3)は次のように述べた。「コアをシリコンに集積した場合の面積がA57はA53の3倍もあり、消費電力も大きい。さらにロイヤルティ価格も高い」、などを挙げている。ヘテロなプロセッサを集積したSoCのプログラミングを容易にするためのコンソーシアムであるHSA（Heterogeneous System Architecture）Foundation(参考資料1)にはAlteraは加わっていない。その理由を同氏は、「HSAの対象とするSoCはハイエンドのコンピューティングパワーを最大限に発揮する用途を狙ったものであり、AlteraのSoCはそれを狙ったものではない。だからHSAには参加していない」

図3　Altera SoC Product Marketing、Senior DirectorのChris Balough氏

このSoCの用途は、データセンターや通信インフラ（基地局）、レーダーシステムなどを想定しているが、ここでのデータセンターは計算能力を追求するものではなく、限られた面積のビル内に設置され、24時間稼働し続け、空冷で動作するシステムを想定している。

もともとAlteraは、プログラマブルロジックを中心としたICを扱ってきて、次にメモリを集積、トランシーバ回路なども集積してきて、最近ようやくCPUも搭載するようになった企業だ。IntelやAMDなどはCPUの性能を追求してきたプロセッサメーカーであり、彼らはCPUを中心にロジックやGPUなどのプロセッサを集積してきた。ここに違いがある。だからAlteraはHSAへ加入をせず、データセンターとしても計算機能力を重視するところを狙っているわけではない。このStratix 10は計算能力で勝負するハイエンド製品ではなく、汎用的なハイエンドを狙った製品と言える。

14nm FinFETプロセスを使うファウンドリとしてIntelを選んだ理由はすでに報道した（参考資料2) が、この先TSMCはどうなるのか。それについても聞いた。「これまで20nmまではTSMCを使ってきた。将来のポートフォリオについてはTSMCとよく話し合っている。この先についてもTSMCを使うという選択肢に変わりはない。ただ、14nm FinFETの最初の製品を生産委託する場合、Intelのプロセスレベルが最も高く、現実的な14nm FinFETプロセスで生産できるファウンドリはIntelしかいない。最初に出荷した22nmの第1世代のFinFET搭載製品はすでに1億個の出荷実績がある。14nmは第2世代のFinFETプロセスとなるが、やはり相対的にIntelが有利だろう」。

契約について、Intelの14nm FinFETプロセスは独占契約(エクスクルーシブ)だという。ただし、他の競合するFPGAメーカー（XilinxやLatticeなど）に対してのエクスクルーシブであり、先行しているTabulaなどのベンチャーには適用されないとしている。

Stratix 10製品のテープアウトは2014年第1四半期を予定している。サンプル出荷時期は明確にしていないが、通常は12~16週後になるとする。

参考資料
1. 複雑なSoCを簡単に設計するためのツールを標準化しよう−HSAが呼びかけ (2013/09/13)
2. Altera、14nmのIntelファウンドリ、55nmフラッシュ、ロードマップを語る (2013/05/02)