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3D-NANDフラッシュは96層・4ビット/セルの時代に

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東芝メモリとWestern Digitalは、3D-NAND構造で96層、しかも4ビット/セルというNANDフラッシュメモリを開発(参考資料12)した。1.33Tビット品を東芝は9月からサンプルを提供し、WDはすでにサンプル出荷中である。このメモリは東芝メモリの四日市工場で共同開発・生産されたもの。

図1 Western Digitalの1.33TビットのNANDフラッシュメモリ 出典:Western Digital

図1 Western Digitalの1.33TビットのNANDフラッシュメモリ 出典:Western Digital


これまでのNANDフラッシュは、セル層数では64層が量産に入っており、96層の製品化はSamsungが先行している。同社は96層で3ビット/セルの256Gビット製品の生産を7月に立ち上げた、と欧州のエレクトロニクスメディアであるEE Newsが報じた(参考資料3)。ただし、東芝/WD組とは違い、従来の3ビット/セルだから難しさは全く違う。4ビット/セルは、0Vから電源電圧Vccの3.3Vまでを2の4乗、すなわち16分割して4ビットを表現する。これに対して3ビットは8分割(2の3乗)で済むため、比較的容易である。もちろん4ビットの方が大容量化できる。

ただし、4ビット分割は、0000を0V、0001を0.2V、0010を0.4Vというように0.2Vという小さな電圧を、マージンを含めて正確に検出しなければならない。きわめて正確な電圧検出・制御技術が必要となるため難しい。これまで2ビット/セル(4分割)、3ビット/セル(8分割)までは比較的簡単にできたが、4ビット/セルは開発に時間がかかっていた。

その分、高集積化のためにセルを縦に重ねる3D化で集積度を上げてきた。ただし、32層、64層、96層、と層数を上げるに従い、生産は遅くなる。スループットが上がらなくなる。このため回路的に分割感度を高めマージンを取るための工夫によって4ビット/セルを開発してきた。

ただし、4ビット/セル技術だけなら、Intel/ Micron組の方が開発は早かった。すでにIntel/ Micron組は今年の5月に4ビット/セルで64層のチップと、3ビット/セルながら96層のチップを開発していた(参考資料4)。

96層で4ビット/セルは今回の東芝/WD組が初めて開発したというもの。WDは4ビット/セルで96層の1.33Tビット3D-NANDフラッシュ製品を本年中に量産開始すると述べているが、東芝は9月上旬からサンプル出荷し2019年に量産開始を予定する。このチップを16枚積層すると2.66Tバイトのメモリが1パッケージで提供できるようになる。

また、Intel/ Micron組は、今年の初めに両社が独自に製品を開発していくと述べたものの、5月には96層で4ビット/セルの3D-NAND製品を共同で開発すると表明している(参考資料4)。さらに7月16日には、3D Xpointメモリも共同で開発し、量産工場であるIMFT(Intel-Micron Flash Technologies)のユタ州レイ工場で生産していく予定だと表明した。

3D Xpointメモリは、SCM(ストレージクラスメモリ(主にIBMが呼んでいる))である、パーシステントメモリ(Intelがそう呼んでいる)に3D Xpointメモリを採用することを6月に発表している(参考資料5)。また、3D XpointメモリをSSDにも使っており、NANDフラッシュよりも少し速いSSDという位置づけで、3D Xpointメモリを使い分けている。


参考資料
1. QLC技術を用いた96層積層プロセスの「BiCS FLASH」の開発について (2018/07/19)
2. Western Digital Begins Sampling 1.33 Terabits, Four-Bits-Per-Cell, 96-Layer 3D NAND (2018/07/19)
3. Samsung ramps production of 96-layer 3D-NAND flash、EE News Europe (2018/07/16)
4. Intel/MicronがNAND関係を再強化、4ビット/セルの64層を製品認定 、セミコンポータル (2018/05/23)
5. Intel、3D-Xpoint技術によるパーシステントメモリを提案、階層構成を見直し 、セミコンポータル (2018/06/01)

(2018/07/20)

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