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フェーズが変わってきた3次元IC

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3次元ICは、従来ならチップを重ね合わせて串刺しの電極配線を形成するもの、であった。しかし、プロセスがFinFETや3D-NANDフラッシュのようにモノリシックなシリコンに形成する技術が使われるようになると、二つの意味を持つようになってきた。プロセスの3次元化と、いわゆる従来からの3次元IC実装、である。

図1 ゲート回路当たりのコストが28nmから下がらなくなってくる 出典:IBSおよびCalypto Design Systems

図1 ゲート回路当たりのコストが28nmから下がらなくなってくる 出典:IBSおよびCalypto Design Systems


来る3月25日(水)に、3次元ICをテーマにした、SPIフォーラム「3次元実装への道」セミナーを開催する。プロセス的には16/14nmのICが出来たばかりで、それらは本格生産にはまだ至っていない。20nmプロセスもほとんど同様で、現在量産可能な最先端プロセスは28nmノードである。だから時期的に今すぐ3次元ICが実用化されるという訳ではない。

しかし、LSI回路内における1トランジスタの価格はこれまで微細化と共に下がり続けてきたが、28nm以降はほとんどフラットで、もはや上がらない、という予測(図1)も語られるようになってきた。3次元ICは「もっと先」というフェーズから、「そろそろ準備しなくちゃ」というフェーズに入ってきたといえる。

だからセミコンポータルは、「3次元実装への道」というセミナーを開催する。プロセスの3次元化に関しては1月30日にSPIフォーラム「3次元プロセスの壁とソリューション」(参考資料1)を開催した。一方の、チップを積み重ねてTSV(through silicon via)で串刺しに配線する3D-IC技術が今どこまで来ているのか、を知らなくてはビジネスに遅れてしまう。「まだ先」というフェーズから脱却しているという認識を持たなければ、「気が付くと全て台湾勢にやられていた」、ということになりかねない。「3次元実装への道」はまさに今の答えを求めるためのセミナーとなる。

では、何のためにICを3次元化するのか。はっきりしていることは、高集積化のためというよりはシステムの高性能化(高速化)のためである。コンピューティングの計算速度を上げたい場合はプロセッサ(CPU)とメモリとのアクセスを速くすることが近道だ。クロック周波数は、チップの発熱のためもはや上げられない。CPUが欲しい命令やデータがすぐそばにあれば、計算処理は速い。1次キャッシュや2次キャッシュをCPUチップ上に集積していることが多くなった。しかし、キャッシュ容量をむやみに増やせるものではない。CPUチップの歩留まりが悪く、すなわちコストが高くなるからだ。

もっと多くのメモリがそばにあれば、DRAMとCPUとのやり取りが頻繁になり、システム性能は上がる。メモリとして最も高速な製品はDDR4で、64ビットメモリバスでやり取りする。例えばDDR4-1600は12.8GB/sという転送レートであるが、この速度でも不満な場合は、Wide I/Oとして512ビット幅や1024ビット幅で並列に読み出せば、200MHz程度の低い周波数で12.8GB/sを読みだすことができる。しかし、この速度でも不満足なら、Micronが提案するHMC(hybrid memory cube)といったアイデアまでも出ている。これは、メモリがCPUとのやり取りを最も高速に行う技術の一つであり、スーパーコンピュータをはじめとするHPC(High performance computing)市場にまず強い需要がある。

技術的には、実用化可能な3D-ICがいきなりできる訳ではない。KGD(Known Good Die)の確保の難しさを克服する技術の一つとして、WLP(Wafer level packaging)を用いて別チップを容易に重ねられるFO-WLP(TSMCはInFO(Integrated Fan-Out)と呼ぶ)技術がもっと近くにある。東芝はFO-WLPを推進しており、TSMCは今年InFOを出荷する。

集積回路の究極の目的は、システムの低コスト化である。ムーアの法則でさえ、コストを下げる目的で集積化を進めた結果が年率2倍という集積度向上のペースでICが生産されてきた。技術的な優位性がいくらあってもコストが高い技術はすたれていく。これがICの歴史であった。ただし、ここで問題とするコストはシステムコストである。IC単体のコストが多少高くてもシステムのコストが安くなれば、必ず普及する。だから、ICメーカーはシステムを理解しそのコストを見積もることがマストになっている。用途がたとえスパコンであっても、安く高性能で低消費電力の製品が世界的に要求されている。これが世界に勝てる競争力となる。

ビジネス的には、パッケージ技術はOSAT(Outsourced Semiconductor Assembly and Test)と呼ばれる後工程ファウンドリが注力しているが、3次元ICでは前工程のTSMCでさえ扱うことを狙っている。OSATは何を狙うのか。また良品チップを重ねた後でも良品であるかどうかをテストする必要もある。それをどうするか。また、インターポーザを含めて、再配線設計は簡単にできるのか。その設計ツールも重要だ。

3月25日のSPIフォーラムでは、技術、応用、ビジネスのいろいろな面から3次元ICを議論する。HMCに関してはMicron Technology、FO-WLP技術は東芝、OSATを代表してジェイデバイスが講演し、さらにエレクトロニクス実装学会名誉顧問の傳田精一氏の最新動向、トプスシステムズ社社長の松本祐教氏によるシステムアーキテクトから見た3D-ICの講演がある。メンター・グラフィックスは3D-IC用の設計ツール、アンドールシステムサポートはJTAG(スキャンパス法の一種)による実装基板のテスト技法について講演する。

プログラムを見て、「豪華メンバーですね」、とある専門家から言われた。当日の議論が非常に楽しみだ。質疑応答時間をとっているので、細かい話を聞くこともできる。プログラム内容及び申し込みはこちらから。

参考資料
1. SPIフォーラム「3次元プロセスの壁とソリューション」 (2015/01/30)

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