高集積は設計技術も困難に：設計ツール編〜EuroAsia(2)

図1　28nmノードが微細化の分岐点　これは28nm時代が長く続くということに他ならない。同時に設計技術もコスト的に見合うように開発しなければならない　出典：IBSおよびCalypto Design Systems

高位合成と低電力RTL設計のCalypto
Calypto Design Systemsは、これからの高集積化時代のLSI設計を経済的に見合う技術開発が必要だとして、汎用のC言語プログラミングからRTLに変換する、高位合成ツールだけではなく、消費電力を減らす設計を行うためのマイクロアーキテクチャの見直しを提案している。マイクロアーキテクチャの改善とは、一つの機能を実現する場合でも異なる回路で実現するもので、例えば回路は簡単だが400MHzが必要な場合と、少し複雑になるが100MHzで同じ機能を実現できる場合がある。システム要求仕様によって、それぞれを使い分ける必要がある。

同社マーケティング担当バイスプレジデントのMark Milligan氏は、「20nm以下のデザインではマイクロアーキテクチャに立ち返って設計する必要があろう」と述べている。図1は、20nmはこれまでのように微細化すると自動的に性能・消費電力が改善する訳ではない。小面積・性能向上・消費電力削減を考えたマイクロアーキテクチャを設計しなければならない、と同氏は言う。

プロセス技術的には14/16nmからFinFET技術が主流になる。FinFET技術は空乏層でリーク電流を3方向から閉じ込める技術であるから、スタティックな消費電流を抑えられる。しかし、ダイナミックな消費電流は、ノイズマージンの点で電圧を下げられないとすれば、むしろ上がるだろうと見る。

高集積LSIの設計時間短縮するため、Calyptoは、かつてMentor Graphicsから買収した高位合成ツールCatapult HLSをフル活用する。さらに制御ロジックを改善しコード行数を減らすとともに変更回数やエラーを減らすことに集中してきた。しかも再利用しやすい設計にしており、カスタマイズ可能になっている。この手法をQualcommのモデム内蔵アプリケーションプロセッサMSM6550の中のIP回路に適用、人手でプログラムした場合と、Catapultを使った場合の回路面積と、設計時間を比較している(図2)。

図2　ビデオプロセッサやコーデック、誤り訂正、イコライザ、FFT（高速フーリエ変換）などのIP回路設計を、人手とCatapultで比較　出典：Calypto Design Systems

加えて、消費電力を下げるための設計ツールPower Efficient RTLを使う。このツールはRTL出力したコードを、低消費電力の点でもう一度見直すもの(図3)。まず、電力解析、クロックゲーティング、メモリゲーティングを行う。電力解析では、まずクリティカルパスを探し、できるだけ短くする。クリティカルパス部分は高速設計を行い、クロックスキューを減らすクロックツリーを作る。また、クリティカルパスではない部分には、クロックゲーティングを採用し消費電力を下げる。さらにメモリゲーティングでは、メモリをスリープモードから素早く立ち上がることができるように予め起動しておき、それ以外のメモリを休止しておく。現在、高位合成ツールにも物理情報をどう採り入れるか、再利用しやすさを考慮した設計などへの展開を考えたツールを開発中だとしている。

図3　RTL出力データを低消費電力の観点から電力解析、ゲーティングを行う(右図)　 出典：Calypto Design Systems

セキュアなツールをArterisが開発
自動車や航空機、産業機械などミッションクリティカルな応用に向けたSoC（システムオンチップ）の信頼性を高めるツール「FlexNoC Resilience Package」をArterisが発表した。この製品はCPUだけをセキュアにする従来のアプローチから一歩進んで、SoC全体をセキュアにするツールである(図4)。

図4　CPUやDSP、GPUなど重要なコアと直面するバスのフォールトトレラント特性を高めるアーキテクチャ　ミッションクリティカルな高信頼性の回路（図の左側）を、通常の回路(右)を分離する　出典：Arteris

この製品名にもなっている「resilience」という言葉の意味は、弾力性や回復力という意味のresilientの名詞形で、通常動作に対して故障や問題に直面した時に許容できるサービスレベルを提供できる能力、と定義されている。たとえ故障が起きても最低限、動作を続けられるようにする。このPackageは、CPUコア同士だけではなく、IPからIPへというパスでもフォールトトレラントなシステムを作ることができる。

CPUやGPU、DSP、DMA、コプロセッサなどのIPブロック同士のやり取りが頻繁に起きながらも間違いの起こらないようにしたいという用途に向く技術だ。具体的には、FlexNoCと呼ばれる、優先度の高い配線につながっているIPとの回路ブロックの間にファイヤウォールを設けているようなものだ、と同社マーケティング担当バイスプレジデントのKurt Shuler氏（図5）は言う。一つのIPからの信号がミッションクリティカルな配線バスにやってくると、誤り検出訂正回路を通り、さらにパリティチェックを受けてバスに流れる。バス上のCPUインタフェースを経てCPUで信号処理を終えると、再びパリティチェックや保護生成回路を経て元のIPに結果を知らせる。

図5　Arterisマーケティング担当バイスプレジデントのKurt Shuler氏

自動車用の高信頼性仕様のASIL CおよびDレベルになると、二重化という冗長構成をとる。もし、二つのデータが違っていれば、チェッカー回路がそれを検出し、二つの回路をBIST（Built-in Self-Test）でテストする。その結果、重大な故障なのか、潜在的な故障なのかを、レジスタを通してレポートする。

SoC上の全てのバス配線をここまでフォールトトレラントにする必要はなく、ミッションクリティカルなバス配線だけに利用する。このため、ミッションクリティカルなバスと、そうではないバスを分離する。図4の例では、ディスプレイやカメラのポート、汎用のUARTなどの周辺インタフェース回路にはこのパッケージを適用していない。

参考資料
1. 高集積は設計技術も困難に：設計技術編〜EuroAsia (3) (2014/10/24)