Si 1.0をこれまでの微細化とすると、Si 2.0はTSMCが推し進める面積スケーリング、そして、Si 3.0はヘテロプロセッサの集積技術となり、Si 4.0はインテリジェンスが加わる。台湾半導体の論客、Nicky Lu氏が見る未来の半導体は、これまでの総合技術を兼ね備えインテリジェンスを全面に押し出すSi 4.0となる。これは前月末に京都工芸繊維大学で行われたKIT/Symetrix International Symposiumで明らかにしたもの。

図1　Etron 会長兼CEOのNicky Lu氏

特殊メモリのファブレス半導体EtronのCEOであるLu氏は、これまでもTSMCと協力しながら開発を進めてきた。VLSIはGSI（Gaga Scale Integration）からTSI（Tera Scale Integration）に2022年から進化し始めた、とLu氏は語り、シリコン技術のロードマップをSi 1.0からSi 4.0までを示した。

Si 1.0はムーアの法則やデナードの法則による微細化での高集積化を表す。微細化はあくまでも配線線幅や配線間隔のスケーリングで、最小線幅が大きな意味を持っていた。それが最近、7nmルールの設計といってもチップ上のどこにも7nmというサイズはない。TSMCの7nmプロセスノードはIntelの10nmノードに等しいといわれていることはどういうことなのか、筆者はしばらく理解できなかった。Lu氏はそれをズバリ、TSMCは微細化から面積スケーリングに変えた、これがSi 2.0だ、と述べている。

面積スケーリングは、FinFETのような3次元トランジスタが集積回路に使われるようになってから始まった。Fin FETは日立製作所の発明であることをLu氏は敬意を表して述べている。FinFETは、平面のトランジスタをバルクのシリコンから横方向に強制的に縮込めたような形をしているため、トランジスタの平面状の面積を小さくできる。トランジスタと同様に配線もA点とB点を平面上で線を結ぶのではなく、A点とB点をもっと近づけて、多層配線を使い立体的に結ぶことで、配線幅を減らすことなく平面上の配線領域を小さくすることができる。こういった作業が面積スケーリングである。配線幅が最も狭い所でも15nm前後でとどまっているのは、平面上の面積を小さくしているからだ。これらの詳細は、28日に開催するセミコンポータル会員限定Free Webinar「TSMC研究」で紹介する。

Lu氏がSi 3.0と呼ぶのは、さまざまな異なるチップを同一基板上に集積するヘテロインテグレーションである（図2）。これは3次元にスタックするような3D-ICを含む、体積スケーリングだと定義している。

図2　Si 3.0はヘテロ集積化の時代になる　出典：Etron Nicky Lu氏

TSMCはこれまでもInFO（Integrated Fan-Out）-PoP（Package on Package）と呼ばれるファンアウト・ウェーハレベルパッケージとDRAMパッケージを搭載する3次元パッケージ技術を開発してきた。ロジックチップを再配線層の役割を果たすインターポーザを介して外部端子へとつなげるパッケージ上にDRAMパッケージをその上に搭載する。

それらのモノリシックな微細ノードのチップや、ヘテロ集積（HI）などの技術を進化させた技術を使って人間に近い知能（Intelligence）を備えたSiチップをSi 4.0と定義している。これらは、AI×IoT×HI×IC×半導体として表現している（図3）。

図3　Si 4.0は総合技術のインテリジェントなICハードウエアとなる　出典：Etron Nicky Lu氏

人間の頭脳を模したAIやコンピューティング、メモリと、神経の相当する通信インターフェイス（USB4.0やSerDesなど）、目という視覚センサからの情報を認識し処理するビジョンコンピューティング（VR/AR画像生成）、セキュリティ（プライバシーコンピューティング）などを活用する。多くの社会問題を解決するようなソリューションを提供する。この頃には半導体はサブシステムとなっており、ソフトウエアを含めたシステムを実行するハードウエアになっている。2020年代から2035年ごろまでSi 4.0の時代は続くとLu氏は見ている。