CTスキャナーの原理で3D-IC内部を観測

これは、東北大学国際集積エレクトロニクス研究開発センター（CIES）が主催する2nd　CIES Technology Forumにおいて、Carl Zeiss社のRaj Jammy氏が明らかにしたもの。IC技術は徐々に3次元化が進んでいる。プロセスでは、Intelが22nmのプロセッサHaswellからFinFETを使い、16/14nmプロセスではMOSトランジスタは全てFinFETに変わった。今開発中の10nmプロセスでもFinFETが主流になるが、7nmプロセスではSi-GeのFinFETになりそうだとJammy 氏は言う。5nmではおそらくナノワイヤー構造が多少なりとも取り入れられるのではないだろうか。このCIESでは、縦構造のナノワイヤーFETについて研究開発している。

NANDフラッシュメモリも、プロセス技術で24層、32層、36層、48層といったメモリセルの3次元をSamsungが先頭に立って進めており、製品化のフェーズに入っている。SK Hynixや東芝、Micronなども3D-NANDプロセスの開発を進めている。

TSV（Through Silicon Via）を通してチップそのものを重ねるスタック方式のNANDはまだ実用化されていないが、DRAMに関してはMicronとAMDがそれぞれHMC（Hybrid Memory Cube） 、HBM（High Bandwidth Memory）という名称で、3Dメモリを製品化している。この場合はDRAMを重ねるというよりもメモリセルを重ねて、最下層のチップにセンスアンプを設けて読み出すというような新しいメモリアーキテクチャを導入している。CMOSイメージセンサでもフォトダイオードと読み出し回路や画像処理ICをTSVでスタックしている。

ただ、3次元化が進むにつれ、例えばFinFETではアスペクト比の大きな高いFinが形成されるが、その側面にゲート絶縁膜が形成されるため、「わずかなラインラフネスがゲート不良を引き起こすようになる」とJammy氏は警告する。チップをTSVで重ねる3D-ICは、以前からハンダボールが正しく形成され接続されているのか見ることができない、と指摘されていた。電気的特性を見るしか手はなかった。しかし、トモグラフィ技術で直接観測できるようになるため、どの箇所のゲート絶縁膜が薄いのか、あるいはどのハンダボールの密着性が悪いのかを知ることができる。

ZeissのトモグラフィはX線を用いてFinFETの断面写真を撮影し、それらを合成して3次元画面を作る。このため3次元画像をビデオとして観察することになる。トモグラフィを使ってチップ全体のどのFiｎFETが怪しいかを見つけると、次はそれを拡大して確認する。その場合は、In-Situモニタリングとも言うべき、「断面を削り(ミリング)＋観察(イメージング」によって、故障個所を同定する。

Zeissは、パートナーであるInvensasのMEMSストレス試験によるハンダボールの劣化を観察したこともあるという。

X線撮影から画像合成までの時間は、1時間半程度であり、2時間もあれば同時ミリングの場合でも映像は完成するとしている。3次元画像をもしTEM（透過型電子顕微鏡）で撮影し、画像合成するなら処理時間はもっとかかる。BGAパッケージの実装の例では、30分で済んだとしている。実際の画像に関しては後日、掲載する予定である。