神戸大/ASET、4096個のTSVを介して3D積層IC試作、100GB/sの速度を実証

図1　3D ICをソケットに入れ、100GB/sの高速信号を確認

TSV（through silicon via）は半導体チップを重ねて貫通電極を形成したものであるため、配線長が短く高速動作に向く。これまではシミュレーションで、高速動作を証明していたが、実際に4096個ものI/Oバスを試作した回路で高速動作を実証した(図1)のはこれが初めて。

この半導体デバイスは、527個のI/Oを持つロジックICの上にシリコンのインターポーザを載せ、さらに800KバイトのSRAMを3次元的に積層し、それぞれをTSVで接続したもの。多層配線の層数はロジック、SRAM、インターポーザ共に8層メタル。SRAMとインターポーザ、インターポーザとロジックはそれぞれ50μmピッチのマイクロバンプで接続している(図2)。インターポーザの表面から裏面に渡り、50μmピッチで7,328個のTSVを形成した。FR-5のプリント基板とロジックチップとは200μmピッチのバンプで接続している。それぞれのチップは国内ファウンドリのe-シャトルが製造した。

図2　神戸大学とASETが試作した3D ICの構造図

インターポーザ内の貫通電極7,328個のうち、4096個をメモリのI/Oバスとして使い、残りを電源端子、グランド端子、テスト用端子、128ビットの冗長メモリセル、などに使っている。

神戸大とASETはこのインターポーザをアクティブインターポーザと呼んでいる。8層配線のシリコンチップ内にロジックチップとメモリチップをテストする回路を集積しているからだ。テスト回路は、スキャンチェーンとメモリ用BIST（built-in self test）、JTAG相互接続パターンの3種類を集積した。このため、メモリとロジックのテスト回路を外部端子からアクセスできる。

これまで3次元ICの問題の一つは、テストができなかったこと。メモリとロジック、それぞれはウェーハテストで合格していても、TSVで接続した後に100%つながっているかどうかテストしてみなければわからない。TSV形成時のストレスや表面の薄い酸化膜などの形成などで100%つながっているとはいえないからだ。そこで、シリコンのインターポーザにテスト容易化設計手法を集積し、3次元IC外部からテストできるようにした。

今回は、外部端子を通じて、短いパルスでこの3次元ICを駆動し、4096ビット同時に並列動作させた。その時のアイパターンを図3に示す。アイパターンがしっかり開いていることは1，0の判定が明確にできるという意味だ。通常、高速伝送の場合に予め信号を強調しておくプリエンファシスや、パルス波形を調整するイコライズ、といった技術を適用するが、今回の実験では何もしていない、生のパルスを出力したものだという。

図3　パルスのアイパターンはしっかり開いている　出典：神戸大、ASET

TSVは配線長が短いため、寄生容量が減り高速動作できる。しかし、TSVのピッチを詰めた場合に側壁の寄生容量が増えるのではないかと気になるところだが、実際に作って測定したところ、50〜100fFしかない。彼らは、従来のプリント基板にロジックとメモリを搭載した場合、20pF程度の寄生容量が生じるが、3次元に積層した場合には0.7pF程度に減少するという。100fFは0.1pFであるから、側壁容量は無視できると言って差し支えないだろう。