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LEAP、LSI消費電力削減のためMOSのVt低減、不揮発性メモリに力点

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LEAP(超低電圧デバイス技術研究組合)が2012 IEEE Symposia on VLSI Technology and Circuits (通称VLSI Symposium)で3件もの論文を発表した。同研究組合は、コンピュータシステムを論理回路、1次メモリ、2次メモリ、外部記憶と分けて、それぞれの低消費電力技術に取り組んでいる。

今回VLSI Symposiumで発表した技術は、論理回路で必要なナノトランジスタ構造プロジェクトから、1)低電圧動作を行うときのゲートしきい電圧Vtのバラつき低減、2)リコンフィギュアラブルロジックデバイス向けの不揮発性スイッチ、3)RAMとして使える不揮発性M(magnetic)RAM、の3つである。メモリ部分は、2)、3)とも不揮発性をターゲットとし、しかもトランジスタ形成後の多層配線領域の中に3次元的に作り込む。2)は従来のFPGAに使われているSRAMスイッチを不揮発性メモリに取り替えてFPGAのチップ面積を劇的に減らそうというもの。3)は書き換え回数を10の16乗回(1京回)以上に増やしてRAMとして取り扱えるようにするもの。

ドーパントレスでVtバラつきを減らす
最初のトランジスタにおいてVtのバラつきVtを改善する理由は、微細化するにつれトランジスタのVtのバラつきが大きくなってくるためだ。LEAPの大テーマである低消費電力技術では、電圧を下げれば下げるほどLSIの消費電力は下がるが、Vtのバラつきは大きくなる。すでにMIRAIプロジェクトにおいて、65nmトランジスタを100万個作製し、そのバラつきについて調べた。MOSトランジスタでは、1立方センチメートル当たり10の24乗個のシリコン原子に同17乗個のドナーやアクセプタを導入する訳だが、微細化が進むと、例えば30nm立方当たりのドナーやアクセプタの数は数10個〜数100個と数えられるレベルになる。20nm立方や10nm立方当たりとなると、ドープするドナーやアクセプタの数が場所によってわずかに異なるという影響を大きく受ける。このため、MOSの特性は大きく左右されることになる。


図1 ドーパントレスでVtバラつきを減らした低電圧SOIトランジスタ 出典:LEAP

図1 ドーパントレスでVtバラつきを減らした低電圧SOIトランジスタ 出典:LEAP


今回、LEAPが開発したトランジスタ(図1)は、ドナーやアクセプタの濃度を極力減らしたドーパントレスのSOI構造を採用し、Vt制御をゲートメタルの仕事関数差と基板バイアスで行うもの。基板電位を固定するために基板酸化膜の下に深くドナー/アクセプタ不純物領域を形成する訳だが、トランジスタ領域全体に打ち込むと寄生容量が増加するため、ドレイン・ソース側壁の下の深い基板部分だけに形成した。これをLGP(ローカルグランドプレーン)と呼んでいる。


図2 新SOI構造(右のグラフ)でドレイン電流のバラつきが減少 出典:LEAP

図2 新SOI構造(右のグラフ)でドレイン電流のバラつきが減少 出典:LEAP


その結果、短チャネル効果は減り(図1)、Vtのバラつきも減少した(図2)。

新型FPGA向きの不揮発性スイッチ
2番目のFPGAに使う不揮発性メモリスイッチでは、銅イオンの電気化学反応を利用する(図3)。書き換え回数は1000回程度と少ないが、FPGAの回路配線のプログラムには十分な特性だ。このスイッチは銅(Cu)電極とルテニウム(Ru)電極がPSE(ポリマー固体電解質)を挟んだ構造を持つ。Cu電極に正電圧を加えるとCuイオンがCu極から出始め、PSE内にCuが析出していき、しまいにはRu電極とつながり電流が流れる。Cu電極に負電圧をかけると析出したCuがイオン化してCu電極へ戻っていき、両電極間が離れてしまいオフ状態になる。

図3 配線領域に作り込める不揮発性スイッチ 出典:LEAP

図3 配線領域に作り込める不揮発性スイッチ 出典:LEAP


この2端子スイッチを直列に逆向きに接続して3端子素子とした。図4の端子T1またはT2に対して、制御端子Cに負電圧をかけるとCuイオンが流れていきプログラム電流が流れる。制御端子Cに逆電圧を与えると、CuイオンがCu電極側に移動し、Cuと制御電極間に電流が流れなくなる。プログラム状態を見るのにはT1とT2間に電圧をかけ、電流が流れるかどうかを検出する。


図4 4層目配線と5層目配線で作る3端子不揮発性スイッチ 出典:LEAP

図4 4層目配線と5層目配線で作る3端子不揮発性スイッチ 出典:LEAP


今回、第4層のCu電極の角における電界集中を積極的に利用し、プログラム電圧を従来の2.27Vから1.87Vへと下げることができた。さらにCu表面の平坦性を改善してプログラム電圧のバラつきを減らした。平坦性を改善するために従来のウェット洗浄をドライ洗浄に替えた(図4)。このことにより、表面の凹凸はrms(ルート二乗平均)で3.3nmから1.9nmと減少した。

加えて、Cu表面の酸化を防ぐためのバッファメタル層のチタン酸化膜の酸化が不十分だとチタンメタルが残りリーク電流増加の原因となる。このため、プロセス条件を変え、チタンの厚さを従来の1nmから0.5nmに薄膜化しチタンを十分に酸化した。

1京回の書き換えを実現したSTT MRAM
3件目の論文は、書き換え回数に制約のないRAM動作を狙った高速の不揮発性MRAMである。これは、プロセッサが内蔵されている組み込みシステムLSIでは、レジスタやFIFO、キャッシュなどメモリの占める割合が高く、純粋なランダムロジックの部分はむしろ減っていることに起因する。システムLSIではSRAMを使っていることが多い。しかし、CMOS SRAMの消費電力は小さいとはいえ、リーク電流があり、電圧は常にかかっている。不揮発性メモリは、メモリにかかる電源電圧を切ってもメモリ内容が消えないため、メモリ部分の消費電力はゼロになる。

LEAPが手掛けているのはSTT(spin transfer torque)MRAMと呼ばれる不揮発性メモリである。今回、MRAMの書き換え回数がほぼ無限ともいえる10の16乗回(1京回)というデータを得た(図5)。これは、書き換え電圧の加速試験の結果、書き換え電圧を最大0.65V、読み出し電圧は0.2〜0.3Vで動作するとしても1京回もの書き換えが可能である。


図5 電圧加速試験により1京回の書き換え回数を実現 出典:LEAP

図5 電圧加速試験により1京回の書き換え回数を実現 出典:LEAP


STT MRAMのメモリセルは、スイッチング用のシリコンMOSトランジスタと記憶部となるMTJ(magnetic tunnel junction)からなる(図6)。MTJはMgOトンネル酸化膜の両面を二つのCoFeB磁化層でサンドイッチした構造をとる。磁化層の一つを固定層とし、もう一方の磁化層を、スピンの向きを変えられるフリー層とする。二つの磁化層スピンが同じ向きだと低抵抗、逆向きは高抵抗になることを利用して1、0を区別する。磁化を高抵抗状態にプログラムする時は、固定層からフリー層に向けて大電流を流し、低抵抗状態にはその逆向きに電流を流す。


図6 STT MRAMの動作原理 出典:LEAP

図6 STT MRAMの動作原理 出典:LEAP


今回、書き換え回数を1京回にも増やすことができたのは、MTJの結晶性を改善したことによる。これまでMTJを形成する場合、アモーファスのCoFeB層の上に結晶性のMgOを堆積し、さらにアモーファスのCoFeBフリー層を形成していた。しかし、MgOはアモーファスの上に形成するため結晶性が悪い。これらの膜を堆積した後にアニールしてもMgOはグレインが集まる多結晶にしかならなかった。そこで、アモーファスCoFeBの上に結晶性のCoFe層を薄く形成し、その後MgOを形成するとCoFe層の結晶の向きに方向性が揃うようになった。フリー層形成後にアニール処理を行うと、CoFe結晶に沿ってMgOさらには、フリー層のCoFeB層までが下地の向きに沿って結晶性が良くなった。

今回のMTJの断面をTEM(透過型電子顕微鏡)で見るとCoFeB、CoFe、MgO、CoFeBの境界がはっきりを見えた。書き換え回数の加速試験は、±0.5V以下の電圧で書き込みできるという事実を元に、室温で0.7V、0.8V、0.9Vと電圧を加速した。破壊に至るまでの書き換え回数をプロットして0.65Vでは10の16乗回という見積もりを得た。0.6Vでの書き換えだと10の18乗回になる。

(2012/06/15)

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