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EDAの中のニッチ市場に食い込み、続々最新版を提供する台湾SpringSoft社

デジタルLSIの設計検証ツールと、カスタム・レイアウトエディタに特化するSpringSoft社が二つの新製品を発表、アグレッシブに売り込みをかけている。台湾と米国にそれぞれ本社を置くSpringSoft社は、買収を繰り返してきた典型的なEDAベンダー。だが、独特のニッチマーケットに集中する同社の戦略は台湾企業らしいやり方であり、日本企業とは全く異なる。

もともと検証とレイアウトの二つの分野に強かった創業者が1996年に作った会社であるため、この二つの分野を強化しながら成長させている。会社は台湾発の最初のEDA企業である。創業者はDracuraと呼ばれたEDAツールを製造販売していたECAD台湾出身。そのECADとケーデンス台湾のメンバーが一緒になってできたのがSpringSoftである。インタビューしたSpringSoft USAの社長でありワールドワイドコーポレートマーケティングVPのScott Sandler氏はその後、ケーデンスから加わった。

SpringSoft USA Scott Sandler氏


台湾のEDAツールをどうやって米国や日本で売るか。セールスチャンネルを設けるため米国にNovasという名の企業を作り、Verilogデバッガ製品Debussyを作って販売した。その後、財務基盤がしっかり固まり、技術的にも強くなったため1999年に台湾の証券取引所に上場した。2007年に独自ブランドを作ることを決め、SpringSoftとした。今は台湾と米国に本社を置き、世界中に販売チャンネルを持つグローバル企業になった。顧客は700社。

デジタルLSIの検証ツールとしては、このほどSystemVerilogテストベンチ(SVTB)のデバッグをサポートするVerdi自動デバッグシステム最新版を発表した。SystemVerilogとは、もともとハードウエア記述言語であるVerilogを検証にも使えるように拡張した言語である。論理を記述している文章にデバッグがないかを検証するためのツールがVerdi。テストパターン(テストベンチ)をSystemVerilogで生成し、そのSVTBのバグを除去する作業がここで言うデバッグである。このデバッグ作業を自動化し、テストベンチデータを効率よく記録しシミュレーションした後にデバッグすることでやり取りの回数を減らし検証サイクル時間を減らしたのがVerdi最新版だ。


Verdi最新版


このVerdiではバグを自動的にトレースし見つけてくれるためエンジニアはデバッグ時間を短縮できる。それも波形だけではなく、トレースや状態図でも示してくれる。これまでは、テストベンチをSystemVerilogで作成する場合でも簡単ではなかった。ソフトウエア的にデバッグ出来る技術が求められていた。

Verdi最新版では、構造化されたメッセージをベースにしており、独自仕様でテストベンチ作成を理解しやすいツールだとしている。このため、デバッグを何度もインタラクティブにやり取りする必要が少なく、時間を短縮できるという。

レイアウトが回路図通りになっているかをチェック

一方、デバッグツールとは全く関係のない、カスタム・レイアウトエディタとしてはLakerプロセスデザインキットをUMCの65nmプロセスに対応できる最新版を発表している。これはアナログやミクストシグナル、RFなどの設計に向くカスタム設計ツールである。カスタムICにかかる時間の30〜50%がレイアウトだとSandler氏は言う。このレイアウトが適切かどうかを確かめるツールがPDK(プロセスデザインキット)である。

SpringSoftのLaker PDKは、DRC(デザインルールチェック)エンジンを持ち、ルールドリブンのレイアウトと、回路図ドリブンレイアウトを行い、作りつけの配線作成もある。DRCは配線幅や間隔、ビアやコンタクトなどの枠の幅などをチェックするもので、LVS(レイアウト対回路図)はレイアウトがトランジスタ回路と合っているかどうかを決めるツールである。回路が微細化するにつれ、チェック項目はうなぎのぼりに増え、180nmと65nmの高周波(RF)回路で比較した例ではDRCは180nmだと4016行だったが65nmでは2万3464行に増え、LVSは180nmで3867行が2万5574行にまで膨らんでしまう。


Laker Custom IC Layout System


Laker PDKでは、トランジスタをいくつか含むPCell(パラメータ化されたセル)回路としてpyCellとtcl PCell、MCellの3種類の基本セルも持つ。Pycellは一般的にどのファウンドリもサポートする汎用セルで、tcl PCellは昔からある基本的なセルだが、各社、技術ノードごと、ファウンドリプロセスごとに定義し直さなければならない。MCellはLaker独特のセルで、回路図ドリブンレイアウト(SDL)フローにおいてその便利さが生きてくる。MCellは自動的に最小面積と最短配線のレイアウトを出力してくれ、しかもDRCもLVSもパスできる理想的なレイアウトになるもの。コンタクトやビアホール、ガードリングなど微細化でレイアウトが厳しくなるような所に配置すると効果的だ。


Parameterized Devices for Laker


今回、台湾ファウンドリのUMC社の65nmプロセスに合うPDKをUMCと共同で開発、65nmのミクストシグナルやRF回路、アナログ回路などの開発に強力なツールを提供することになった。


(2009/05/18 セミコンポータル編集室)

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