2nmプロセスのSRAMセルは6個から4.4個のトランジスタに減少〜IMEC

図1　IMEC CEOのLuc Van den Hove氏

ムーアの法則が行き詰っていることは、IMECも当然認めているが、そう簡単にはあきらめない。微細化の追求の未来像を描く中で、ムーアの法則の行き詰まりを乗り越えるため3次元化も進めている。応用として半導体チップでなければ実現できない医療や、イメージング技術、IoT、自動運転などについても追及している。すなわち、全て同時に追求しており、ムーアの法則が行き詰っているから、もう微細化は追及しない、という訳では決してない。やってみなければわからないからだ。

今回、3nmの先、2nm、1nmプロセスになった時に何が起きるか、トランジスタ構造やIC構造はどうなるか、について新提案を行った。これまでのSRAMはプロセッサの一時記憶であるフェッチやバッファ、レジスタ、キャッシュなど、さまざまな機能に使われてきたが、やはり1メモリセルあたり6個のトランジスタを平面上に作り込む必要があった。ところが、今回IMECが示したのは、平面上から見たSRAMトランジスタは1メモリセルあたり4.4個のトランジスタしかない、というもの。

これば、トランジスタ構造と電源ラインという二つの改善要因による。トランジスタ構造はFinFETの次に来るGAA（ゲートオールアラウンド）構造を利用する (図2)。GAAは、ゲート金属-ゲート絶縁膜-シリコンというMOS構造においてシリコン側にできる空乏層を上下左右4カ所閉じ込めてしまい、空乏層によるドレインリーク電流、そしてサブスレッショルド電流を抑え込んでしまおう、というもの。FinFETでは3カ所を抑え込めたが、GAAは周囲全てをふさぐのだ。オフ時のリーク電流は減り、消費電力も減少する。

図2　GAA構造のpMOSとnMOSを重ねてSRAMを小さくする　出典：IMEC

ただし、これだけでは従来から提案されていたGAAだが、今回はCMOSを作るためのpチャンネルとnチャンネルのMOSFETを重ね合わせてしまおうというもの。図2のCFETと呼ぶトランジスタの概念図がこれである。pMOSFET(ピンク)とnMOSFET(ブルー)が縦方向にスタックされるため、平面上から見るトランジスタ面積は大きく減ることになる。

これに加えて電源ラインも工夫した。これまではBEOL工程の配線領域に多層配線としてVccと接地ラインの2本を作り込んできた。この電源ラインを半導体バルク内に埋め込んでしまうのである(図3)。当然Vccと接地ラインの2本の電源ラインが必要。図3はSRAMセル構造の電源ラインを埋め込む例を示している。ただしこの図ではpMOSFETとnMOSFETは重ねて描いていない。IMECは、電源ラインを埋め込んだデバイスをすでに試作している。

図3　2本の電源ラインをバルクSiに埋め込む　出典:　IMEC

これら二つの技術を導入することでSRAMセルの平面から見たトランジスタ数は4.4個になるとIMEC Technology Solutions and Enablement部門でVPのMyung Hee Na氏は述べている。IMECは3nm以下をNA（Numerical Aperture）の0.55と高いEUVリソグラフィで乗り越えられると見ている。

SRAMセルはマイクロプロセッサやFPGA、AIチップには大量に使われており、そのチップ面積を大きく左右してきた。これがもし4.4トランジスタになれば、チップ面積は約2/3に減少することになる。MPUやFPGAは高度なデバイスさえも安価にできるようになれば、組み込みシステムやコンピュータ、IoTは安くなり、産業的なインパクトはかなり大きくなろう。2nmや1nmの時代が来るとすれば、人間の頭脳の神経細胞の数を、AIチップなど人工的な神経細胞の数が超える「シンギュラリティ」(2045年頃と言われている)に一歩近づくことになる。

最近はシンギュラリティに関する議論がめっきり減っているが、人間に神経細胞に近づくことは不可能だという意見が支配的だからであり、それに到達できる技術的手段が全く浮かばなかったためだ。しかし、半導体技術がこれを可能にするならば、シンギュラリティは全く不可能だと言い切れなくなる。2〜1nm技術が見えてくる2030年代は面白い時代に入りそうだ。

参考資料
1. 技術とシステム、ソフトとハードが融合する時代へ (2017/11/28)