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配線用IP、セキュリティ用IPも重要な要素に

LSI半導体チップは、28nm以下になると配線遅延が大きく浮き出てくるため、性能は思うように上がらない。その影響により論理設計と物理設計のやり取りが増えてくるように見える。また、IPそのもののセキュリティも確保しなければならない。IPはビルディングブロックという概念から、正常に動作させるための「知恵」という考えに変わってきた。

図1  配線用IPのFlexNoC Physical製品にパイプラインのラッチ回路を挿入 出典:Arteris

図1  配線用IPのFlexNoC Physical製品にパイプラインのラッチ回路を挿入 出典:Arteris


配線IPベンダーのArteris社は、レイアウト設計とグローバル配線のイタレーション(タイミングの見積もりとその結果とのやり取り)を減らすことのできる技術を開発した。同社は、チップ配線の中にスイッチや認証の仕組みを導入することでIP同士のセキュアな通信を可能にする配線IPのライブラリを提供してきた。今回は、グローバル配線にフリップフロップなどのラッチ回路を導入し、パイプライン式に確実に決まった時間にIPからIPへとデータを送ることができる。このパイプライン回路を自動的に追加するというもの (図1)。Arteris社の配線用IP、FlexNoC Physicalにパイプライン回路を追加できるようにしている。

これまで、28nm以下の配線になると遅延の問題が浮上し、論理を確認することはできるが、タイミングが正しいことは確認できなくなった。SoCアーキテクトはレイアウトエンジニアが居なくてもSoC全体のトポロジーが見えるようにしたい。ロジックを設計するRTLエンジニアが手動式にパイプラインを加えるとすると、数ヵ月もかかってしまう。グローバル配線からローカル配線へのつなぎ部分を変更するならグローバル配線をし直さなければならなくなる。エリア設計やタイミング遅れにより設計に時間がかかりすぎるとコストアップにつながる。配線IPのRTLだけで物理的に検証されていなければ、アーキテクトの意図をレイアウトエンジニアが読み取ることができない。もちろん配線設計の競合やタイミングクロージャの問題もある。


図2 配線遅延の影響でトランジスタの性能が上がってもチップ全体の性能は上がらなくなる 出典:Arteris

図2 配線遅延の影響でトランジスタの性能が上がってもチップ全体の性能は上がらなくなる 出典:Arteris


40nmプロセスあたりからトランジスタのゲート遅延は短くなっても配線遅延はむしろ増加する。28nm以下では特に顕著に現れる(図2)。グローバル配線でIPからIPへの配線遅延が1クロックですまなくなり、数クロック必要ならその分をきっちり揃えてパルスデータを送る必要がある。

このことは、クロック周波数から計算できる。クロック周波数600MHzは、1.67nsのサイクル時間として、この内使用可能な時間を1.42nsとすると、28nmのTSMC 28HPMプロセスでは1mm当たり0.644ns進むことになる。そうするとパイプラインの1段から次の1段までの最大距離は2.2mmとなる。つまり2.2mmごとにパイプラインを導入すればよいことがわかる。

Arteris社のFlexNoCでは距離と論理の深さからパイプラインの段数を見積もる。FlexNoCはパイプライン回路を自動的に挿入する。パイプランの自動挿入によって、配線IP面積はマニュアル式と比べて11%削減し、マニュアルだと45日かかっていたパイプラインの設定に1.5日で終わるようになった。加えて、タイミングを目標値ときっちり合わせることができるため、クリティカルなレイテンシを2〜4サイクル分削減できたとしている。

IPに指紋を付ける
さまざまなベンダーのIPをSoCに集積できるようなライセンス可能なIPに修正するサービスを行っているIPextreme社は、IPコアに「指紋」を付けてセキュアにする技術を開発した。IPのタイトルと所有者名、見直しバージョンなどを記述し、各IPファイルにユニークなIDを付与する(図3)。IPextremeは、さまざまなIPに指紋データを取り付けデータベース化しているため、どのIPなのかをデータベースで比較することができる。


図3 IPのライブラリの中から使うIPに指紋を付与しIDとする 出典:IPextreme

図3 IPのライブラリの中から使うIPに指紋を付与しIDとする 出典:IPextreme


IPの流通業者である同社のデータベースのウェブサイトは、Core Storeと呼ばれ、IPコアの同定を行い、そのレポートを発行する。指紋を付与するのは、プレーンテキストのコードであり、せいぜい75バイト程度だと、同社CEOのWarren Savege氏は述べる。

指紋技術を使えば、自社のIPを同定でき、タグ付けしたり透かし技術を使ったりする必要がない。Core StoreにあるChip DNA Analysisソフトウエアは指紋技術を使って、チップ設計の中のIPを検出する。Chip DNA Analysis を使えば、IPを使う半導体メーカーは、自社のチップが認証されたIPを使っており、しかも正しいバージョンであることを確認できる。

同社の主要顧客は半導体トップ10社で、IPを使うことに関心が強いという。Core Storeは、オンラインのマーケットプレイスである。ここで、IPプロバイダは無料でIPをリストアップし、世界中のIPバイヤーに見せることができる。IPバイヤーにとっては、安全で匿名性が保証されている。ここでは、誰にも知られずにIPを探すことができる。

(2015/11/12)

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