テンシリカの新128ビットプロセッサコアXtensa LX4の詳細が明らかに

図1　 命令幅、データ幅とも2倍以上に広げたXtensa LX4　出典：Tensilica

テンシリカは、コンフィギュアラブルなプロセッサコアを特長としているIPコアベンダーだ。このデータプレーンプロセッサ（DPU）Xtensa LX4の狙いは、4GすなわちLTE-AdvancedといわれるLTE（long term evolution）の次の規格の携帯電話ネットワーク用のモデム演算や、顔認識機能やサウンド効果を採り入れたテレビ会議システムなどのビデオ伝送処理演算などである。顔認識機能はこれからの画像処理システムのセキュリティを保つ上で、必要になるとしている。LTEでは最大データレートが150Mbpsだが、4Gは1Gbpsと非常に高速の携帯電話ネットワークなる。

命令幅を128ビットと従来の64ビットから2倍に広げたのは、VLIW(very long instruction words)命令によって並列処理しやすくするためだ。16ビットや24ビット命令を1クロックサイクル内で多数処理できる。また、ローカルデータメモリーの幅を従来の128ビットから256ビット（LX3）と512ビットに広げたのは、キャッシュミスを減らすためのプリフェッチメモリとして使うためだ。メモリを有効に使えるようになる。

FLIX（Flexible Length Instruction eXtensions）命令セットを備えており、これを使って、64ビットから128ビットへ命令幅を増やすことができるため、1クロック当たりのオペレーションを独立して2倍実行することができる。しかも命令の幅はフレキシブルにシームレスに変えられる。XtensaのC/C++コンパイラはソースコードから並列処理すべきコードを自動的に抽出し、FLIX命令の中に複数のオペレーションをまとめることができる。これによって低いクロック周波数でも並列処理動作が可能になり、VLIW命令ではない従来のプロセッサコアと比べて低い消費電力で同じ性能を得る、あるいは同じ消費電力で高い性能を得ることができる。

プリフェッチメモリを設けたのは、レイテンシが長くなるような設計でのクロックサイクル数を減らすためだ。システムメモリからのデータを使う前に予めフェッチしておくことで必要なコードがやってくるとデータが準備されているため、待ち時間すなわちレイテンシが短くなるという訳だ。取り出すメモリの近くにあるデータをストリーミングする時に最も有効に働く。DMAエンジンを別に追加する場合と比べ、メモリアクセスの最適化が簡単にできるという。DMAエンジンを追加する場合にはソフトウエアを別に作らなければならない上にコードのチューニングも必要となる。

図2　キャッシュやローカルメモリを最大6個まで持てる　出典：Tensilica

テンシリカのDSUの強みは、標準的なRISCコアやDSPコアよりも10〜100倍もの性能を持つように最適化されており、コントロール機能とDSP機能を併せ持つことができる点だという。

加えて、GPIOポートやFIFOポートのように、データを高速に転送させるためバスをバイパスさせる直接的なI/Oポートも使えるようにした。幅広いデータとFIFOを入出力するキュー（Queue）によってXtensa同士や、従来のRTL回路とも接続できる。

テンシリカは、ソフトウエア開発ツールも用意した。Xtensa DPUをカスタマイズした後は、命令セットを換えないため、サードパーティのアプリケーションソフトウエアや開発ツールのエコシステムを使うことができる。

国内ではマイコン開発支援システムのメーカーであるソフィアシステムが、同社のJTAGエミュレータ・フラッシュライターであるEJSCATTでXtensa LX4に対応できると最近発表した（参考資料1）。

図3　Tensilicaの創立者兼CTOのChris Rowen氏

テンシリカの創立者兼CTOのChris Rowen氏によると、このLX4コアはある半導体メーカーにすでにライセンス供与しており、これを使ったSoCを生産しているという。

参考資料
1. ソフィアシステム、テンシリカの最新コンフィギュラブル・プロセッサXtensa LX4に対応