マグマ･デザイン、数千万ゲートSoCの設計生産性を3倍上げたEDAツールを提供

図1　Talus Vortex FXを導入して配置配線もクロックも自動的に最適化

図2　従来のネットリスト以降の設計フロー

2007年1月に最初のiPhoneが発表されて以来iPhone3G、iPhone3GS、最新のiPhone4まで4機種開発され、2011年1月にはiPhoneVzが発表される計画だが、4年間という極めて短い間にアップル社は次々と5機種もの新製品を出してきている。スマートフォンの心臓部となるアプリケーションプロセッサはテキサスインスツルメンツ（TI）やサムスン電子が次々と設計提供してきた。こういったアプリケーションプロセッサの集積度は数十億から百億トランジスタという巨大な規模になる。これまでと同じ開発期間でさらに集積度の高いSoCをどうやって設計するか。

集積度が高まるにつれ、プロセスの微細化も欠かせなくなる。プロセスのバラつきは相対的に大きくなり、歩留まりを確保した上で全てのトランジスタは電圧や温度が変化しても正常に動作しなければならない。さらに、消費電力は増えてしまいがちになるが、これも増やすことは許されない。今最先端のSoC上では大ざっぱに言って20%のトランジスタが動作し、80%が停止していると、マグマ社デザイン・インプリメンテーション・ビジネスユニットのマーケティング担当副社長のボブ・スミス氏は言う。集積度が上がるとさらに動作・停止を細かく制御しなければならない。電源電圧を細かく変えたり、停止モードを回路ブロック内でも適用するなど、いわゆる動作モードがもっと複雑に増えてしまう。

図3　動作モードもプロセスコーナーも増加、対処が求められる

この解の一つが今回、マグマが発表したTalus1.2である。LSI設計工程では、システム設計・論理設計の結果をRTL出力し、検証を終えた後、回路の接続情報となるネットリストを生成し、最後に配置配線のマスクパターンGDS-IIを生成する。このEDAツールは、RTL出力からGDS-II出力までのツールである。設計時間を短縮することが最大の特長であり、このために、論理回路ブロックを自動的に分割し、分割したエリアをそれぞれのコンピュータで計算、配置配線を行ったあと、もう一度合成する。並列処理することでレイアウトの計算時間を短縮するという訳だ。

図4　分割、並列計算処理、合成、という手順により設計を短縮

Talusを使って40nmプロセスで2000万セル（8000万ゲート程度相当）のSoCを設計する場合のコストを比較した。その結果、デザインサイクルが従来の12カ月から6カ月に減り、エンジニアの数は60%減少、ハードウエアのマシンの数は65%減少したことで、全コストは従来の1200万ドルから200万ドルに減ったと見積もっている。

このTalus1.2には、MM/MC（マルチモード/マルチコーナー：動作モードがさまざまあり複雑になる状態と、プロセス・電圧・温度の変動を考慮に入れる状態）の最適化を同時に図るという機能がある。このツールがバラつきのシナリオを決め、それを最適化、さらにマネージするとしている。さらに20nm台のプロセスで重要になってくるAOCV（先端プロセスにおけるオンチップばらつき）に対しても、ロジックフローに沿ってタイミングとの相関をきっちりと管理する機能がある。タイミングを解析しタイミングエンジンがフローと一致させる技術だという。微細なプロセスでは配線の断面が高アスペクト比の状態になり、配線間が近づくため配線間の寄生容量が大きくなってくるが、このクロストークの危険性がある場合を避けるという機能もある。

このツールのメリットは、LSI設計者が階層設計を意識しなくても、Talus Vortex FXが自動的にパーティショニングし、計算してくれることである。しかもタイミングを見ながらの設計なのでクロックに不具合があれば戻るようになっている。

Talusのビジネスモデルは、ソフトウエアライセンスであるが、自動的に分割してCPUで計算するため、分割数に応じてライセンス料金が決まるようになっている。大手メーカーなら使い放題という契約もあるとしている。