いかにコストを上げずに集積度を上げるかが焦点になっている半導体技術

図1　メンターグラフィックスのウォリー・ラインズCEO

ラインズ氏は東京・六本木で開かれた2010 EDA Tech Forumの基調講演で上述したが、同氏は米国の半導体業界における論客の一人である。設計技術はいつの時代でも古い手法を使い続けるとコストは増加する一方になる。例えばRTLは1990年代初めに導入されたが、そのRTL設計から、マスクへの落とし込みまでの間の作業工程を、いかにコストを上げずに間違いの少ない設計図（マスク）を作るか、に注力されてきた。トランジスタ1個当たりのコストは毎年35%で低下してきたが、複雑になりすぎてきた半導体チップの設計製造のコストダウンへの努力は限りなく続くようだ。

これまで微細化が続くとマスクコストが増える、製造コストが増える、設計コストが増える、というトレンドを表すグラフをさまざまな文献で見かけたが、同氏が見せた興味深いグラフは、実際にはそのようになっていないことだった。180nm時代の2002年にマスクコストを予測した時、それは65nmでは300万ドル、32nmでは700万ドル弱になると言われた。しかし実際には、65nmでは50万ドル程度、32nmでも200万ドルにとどまっている（図2）。製造コストについても同様で、1998年の予測では、2010年時点での現実のコストと465億ドルもの開きがある(図3)。設計コストも同様で、RTL手法だけでは集積度の向上に全く対応できないが、検証手法やTLM（トランザクションレベルモデリング）、DFM（デザインフォーマニュファクチュアリング）、配置配線などさまざまな手法の工夫によって対応してきた(図4)。

図2　微細化してもマスクコストを上げないように工夫してきた

図3　プロセスコストも上がらないように工夫してきた

図4　さまざまな設計手法でコスト上昇を抑える

今後、さらに集積度が上がりトランジスタ数が400億個の時代（2018年）になっても通用するような設計ツールの動向についても同氏は述べている。400億トランジスタという数字はとてつもなく多い。なにしろ地球外には1000億個の銀河があり、一つの銀河系には1000億個の星があると言う。これまでの集積度の向上を外挿すると、1000億トランジスタになるのは2020年すぎになる。今は年率49%増の割合でトランジスタ数の向上が続いているが、2018年に向けた設計手法の工夫についてレビューした。

図5　2018年には集積度は400億トランジスタに

設計手法を次の4つの分野で工夫することで実現できるとした：1)システムレベル設計、2)機能検証、3)物理設計と検証、4)組み込みソフト開発。

システムレベル設計では、設計の抽象度をもっと上げることが重要だとして、RTLからトランザクションベースでの設計へ、さらにトランザクションベースのモデル生成、そしてC言語やSystemC言語、UMLなどでの設計へと抽象度を上げると、設計が楽になる。例えば、数10億トランジスタを数億ゲートの論理設計に上げていくことと似ており、数億ゲートの論理なら数100万行のRTLに相当するが、TLMあるいはC言語ベースのコードだと数100行で収まるという。

検証技術に対しても、かつては論理回路ベースの設計に対してゲートやトランジスタレベルのシミュレーションをしたが、1990年代からVHDLなどの言語ベース設計に変わり、それに対する検証は言語ベースのシミュレーションで性能を検証してきた。これからはシステムベースの設計に対して、システムベースのシミュレーションで性能を検証することになる。

システムレベルの設計では、TLMのモデルを生成する必要がある。特にタイミングと消費電力に関して設計方針に基づいてモデルを作り、解析し、時には修正し、タイミングと消費電力の最適化を図る。

検証技術では、冗長的な検証を止める、賢いテストベンチを生成する、ソフトウエアシミュレーションではなく、スパコンなどのハードウエアアクセラレータでエミュレーションする、といった手法を使うことになる。フォーマリティの検証とダイナミックなタイミング検証をミックスしながら使う。こういった考えられうるすべての手法を駆使して、5M〜1T（10の12乗）倍に検証速度を上げることができるという。

配置配線レイアウトという物理設計では、これまで4年ごとに新しい技術が出てきたが、最近ではMCMM（マルチコーナー、マルチモード）と呼ばれる手法を使ってDFMを考慮した物理設計を行うようになってきた。これは、例えばスリープモードや待機モードなどと動作モードでは消費電力と性能が違うため、プロセスバラつきや温度変動などの許容範囲（これをプロセスコーナーと呼ぶ）の条件を数10〜数100個設定し、それぞれに渡って計算し、パターンの形状をシミュレーションする。もちろん、配線遅延も考慮に入っている。

図6　物理設計の新しいトレンドはMCMM

図7　マルチモードについてプロセス許容度を考慮する

計算規模が余りにも大きいため、マルチスレッドやマルチプロセッサなどの並列計算処理技術を駆使する。こういった配置配線設計と検証を繰り返しながら、改良・修正し、歩留まり改善につなげて行き、1回で動作するようにする。こういった全ての手法を駆使して物理設計と検証を短時間で終わるようにする。

SoCの設計ではソフトウエア開発にかかる時間は年々増え続けている。組み込みソフトウエアの開発や検証を自動化するような仕組みが求められている。今のところ、ソフトウエアを再利用できるような形にする、自動車のECU設計に用いられているようなAUTOSARを利用する、オープンスタンダードのアンドロイドやリナックスを利用する、といった手段がある。これまでは、ユーザーごとにドライバやプロトコルスタックを作ってきたが、こういったソフトウエアの資産を再利用する方向に持っていく。

図8　ソフト開発のウェートが強まる　緑色がソフトウエアコスト

ラインズCEOは、LSIでやってきたようなEDAツールの進化の形でソフトウエアも自動化して開発・検証することで、400億トランジスタの半導体を設計・製造できるとしている。