これからの先端パッケージ時代に欠かせなくなるチップレットを使う2.5D/3D-ICをどのようにしてテストをするかが、重要なテーマになってきた。2023年9月12~14日に島根県の松江市（図1）で開催されるThe 7th IEEE International Test Conference in Asia（ITC-Asia）では、チップレットのテストが話題になりそうだ。

図1　第7回ITC-Asiaが開催される松江市　出典：ITC-Asia

基調講演では、ラピダス社の折井靖光氏が9月13日に「Semiconductor Packaging Revolution in the Era of Chiplets」と題して、いくつかのインターポーザを使って、2.1D、2.3D、2.5D、3Dのパッケージング技術を紹介する。また、14日には日本IBMの山道新太郎氏が「Technology of the Future of Computing」と題して講演する。半導体技術のモノリシック化が難しくなりつつあるため、先端パッケージング技術がシステム集積化技術で重要な役割を果たすようになるという。インターポーザにチップレットを集積する技術で重要なマイクロバンプ技術やシリコンブリッジ配線などについて述べる。

また、招待講演が2件予定されており、ベルギーimecのErik Jan Marinissen氏、Cadence Design SystemsのJanet Olson氏がそれぞれ「Moore Meets Murphy」、「Test Industry Challenges and Solutions As Observed by the Leading Physical Implementation Solution Provider」と題して講演する。

Marinissen氏の講演は文字通り、ムーアの法則がマーフィの法則に、という意味の話になりそうだ。ムーアの法則以来、微細化が進展してきたが、ここにきて微細化は行き詰まってきた。そこで、チップレットを使ってもっと集積度を上げようというチップレットベースの設計が注目されるようになってきた。しかし、チップレットのような複数のダイを重ねるようなパッケージでさえ、やはり集積度の向上につれテストが難しくなる、という問題に出くわすようになってきた。Marinissen氏は、様々な問題を精査し、解決の糸口を求めようという講演を行う。

Olson氏の講演では、半導体ICのテストは、設計工程の極めて重要な作業であるが、機能検証には多大な技術力を必要とすると指摘。設計サイクルの中の最終工程で改善することもよくある。そのような工程ごとのツールでテストする時代は終わったとして、最新の設計IPや検証、物理設計、そしてパッケージングという流れを超えて深く協力し合うことが求められているという。新しいソリューションでは、様々なソースからのテスト構造を管理して、テストカバレージやテスト時間、PPA（消費電力、性能、面積）のゴールを設計終了までイタレーション（何度も何度も行き来する）することなく管理しなければならない。この講演では、世界で最も複雑な設計を半導体メーカーと一緒に取り組んできた経験を活かし、Cadenceの独自の視点で生まれた新技術を紹介するという。

一般講演でも、3D Chiplet Test Sessionが設けられており、imecや台湾の精華大学、MEMSプローブメーカーなどからの発表に加え、日本からも2件発表がある。チップレットのテストとして3D/2.5DのKGD（Known Good Die）テストのための狭ピッチ（40µm程度）のMEMSプローブは、注目されそうだという。ほかにEDAベンダー（Synopsys、Cadence Design Systems、Siemens EDA）から3D/2.5D関連ツールの発表がある。

ITC-Asiaは、ITCのアジア版ということで、2017年に台湾で第1回のITC-Asiaが開かれた。その後中国、日本、台湾で毎年持ち回りで開催され、2023年9月に日本で開催することになった。海外からの論文が多く、勉強するには良い機会かもしれない。

10月には米カリフォルニア州にあるディズニーランドの街、アナハイムでITCが開かれ、ここでもチップレットが話題になりそうだが、ITC-Asiaは一足先にその話題を議論する。