Silistix社がクロックレス配線とリピータ導入でSoCの配線遅延問題を解決

かつては配線遅延といえば、ブロックからブロックへの途中にあるゲート遅延が問題視されたが、微細化と共に配線抵抗や容量による遅延や、シグナルインテグリティが問題になっている。システム全体のタイミングクロージャーをはじめから決めることがますます難しくなっている。

Silistix社のCHAIN（CHip-Area INterconnect）works2.0は、こういった問題を解決できる。このツールの考え方は、配線をとおしてデータをIPブロックからIPブロックへ送るのにはクロックレス手法を使い、配線抵抗や容量の影響を和らげるために通信で使われてきた手段であるリピータ（中継器）回路を設ける。クロックレス（非同期）でデータを配線上を通して送るため、IPブロック間はハンドシェイクのプロトコルメカニズムでデータのやり取りを確認する。

配線遅延を考えなくて済むだけではなく、バス競合がなく、バスを通る多数のプロトコルや多数のクロック、性能のチューニングなどに神経を割かなくてもすむ。配線の長さはバンド幅に影響しない。

その結果、IPからIPへのグローバル配線のためのグローバルクロックが不要、そのために消費電力が30%減る、配線数は少ない、IPに依存しない、といった利点がある。さらに、遅延が少ない分、性能も上がる。同じSoCチップであれば50%性能は上がるという。48配線上にシステムバンド幅は32Gbpsにも及ぶ。バス幅ではないが配線本数は256本まで可能である。このためのSerDesをIPブロックのインターフェースに設けてあり、パケット伝送で送るわけだが、配線本数は自動的に変えることができるという。

このツールは、ソフトウエアと、チップ上にクロックレスネットワークを作るためのIPコアで出来ている。具体的には、システムの要求に合う配線アーキテクチャを決めるためのCHAINarchitectと呼ぶツール、配線するために途中に配置するリピータを構成・作るためのCHAINcompiler、下にある技術情報やハードマクロを含めたり管理したりするCHAINlibrary、の三つである。これらをSytemCでのモデリング、論理設計、RTL合成、配置配線設計と、各段階で使用する。そのためシームレスに既存の各種ツールに統合できるという。