貫通電極を使って、容量の大きなデカップリングコンデンサを形成したり、逆に貫通電極とSiチップあるいはインターポーザーとの寄生容量を下げるために厚い有機絶縁膜を設けたりするなど、3次元IC技術の実用化が進んでいる。固体素子材料コンファレンス（SSDM）2008では、NECとベルギーのIMECがそれぞれTSVの実用化に向けた研究を発表した。

NECデバイスプラットフォーム研究所は、3次元ICの貫通電極と再配線の役割を持つ、シリコンインターポーザーにデカップリングコンデンサを作り込んでしまうという技術を開発した。デジタルLSIが発生するノイズを抑えるために、このデカプリングコンデンサの容量をμFオーダーと大きくし、周波数応答も速くする必要がある。このため強誘電体材料をキャパシタ絶縁膜に用いた。

このインターポーザーは、LSIとほぼ同じ大きさで、LSIとの接続には貫通電極TSV（through silicon via）を用いている。そのインターポーザーはLSIパッケージ基板とそのまま接続する。今回、多数のチップをSiウェーハインターポーザーに実装し、ウェーハレベルパッケージング（WLP）技術で実装したチップを切り出す、チップ・ツー・ウェーハ接続技術を用いた。

まず、Siウェーハインターポーザー全面にMIM（金属-絶縁膜-金属）のキャパシタを形成する。キャパシタの誘電体SrTiO3の厚みは60nm。その後、シリコン基板にTSVとなる部分のシリコンを50μm程度の深さまでエッチングし、絶縁膜を介して電極を埋め込む。出来た電極上に多数のLSIチップを実装し、アンダーフィルで固定した後、チップ部分をモールディングする。その後、Siインターポーザーを50μmまで薄く削ることでインターポーザーに埋め込んだ電極を露出させる。その上にさらに電極パッドを設けるとWLPが完成する。

Siインターポーザーを積層した3次元ICチップを-40〜+125℃の温度サイクル試験を1000回行ったが、8個の試料はすべてパスした。キャパシタンスはチップ1個につき1μF程度ある。

IMECは、貫通電極とシリコンの壁との間を5μmと厚いポリマー膜で絶縁するという技術を開発した。これまでは50〜100nmのCVD酸化膜や窒化膜で覆っていたが、貫通電極の寄生容量が下がらなかった。今回はその50〜100倍もの厚さのため寄生容量は従来の1/50〜1/100になる。

ここでは、パイレックスガラス上にメタルをパターニングしておき、厚さ50μmのSiウェーハをその上に載せる。レジスト塗布・パターニング、RIEエッチングにより円柱をくり抜くようにリング状にシリコンを削る。絶縁膜として働くポリマーを塗布により削ったリング状の穴を埋め、レジストを塗布パターニングした後残ったSiの円柱をエッチングで削る。その後シードメタル、Cuメッキ埋め込みにより電極を形成する。

発表したIMEC Process Technology DivisionのInterconnect, Packaging & Systems Integration担当研究員、Deniz Sabuncuoglu Teczan氏は、今回の決め手となるリング状パターンのエッチングは従来のボッシュプロセスを使い、3μm/分のエッチレートで行ったため下まで貫通するのに15~16分ですんだと言う。