IBM+7社の共同プロセス開発がビジネスとして始まった

このほど、32nm共通プロセスプラットフォームを利用したシャトルプログラムが動き出した。2008年の第3四半期から試作レベルではあるが、試作プログラムでシリコン上での評価ができるようになる。すでに予約で一杯だとしている。この試作シャトルでは、9月1日から15日までの間にIPデザインを配布し、30日にテープ渡しする予定になっている。第2回目の試作シャトルのテープ渡しは12月15日を予定しており、こちらはこれから募集する。

32nmプロセスが使えるレベルに達した最大の要因は、ゲートリーク電流を下げられるHigh-kゲート絶縁膜とゲート新金属を用いながら、そのほかのプロセスはできるだけ従来のプロセスを踏襲した結果である。ゲートの誘電率の高いHf系酸化膜と、仕事関数を揃えるためのゲートメタルを高温に耐えられる材料を使ったことで、その後の高温プロセスにも耐えられ、従来のプロセスが使えるようになった。

High-k材料とゲートメタルの組み合わせは、MOSトランジスタにとってゲート絶縁膜を厚くできることによるゲートリーク電流の削減というメリットだけではない。ゲートリーク電流は従来のSiONゲートの1/100以下に減少し、さらに短チャンネル効果も抑制できた、とIBM社技術開発担当シニアマネジャーのAn Steegen氏はいう。この結果、ゲートしきい電圧のバラツキは40%改善され、サブスレッショルド電流はｐMOS、ｎMOSとも1桁以上低減した。65nm/45nmで行ってきた歪み技術だけではサブスレッショルド電流はここまで減らない。新ゲート材料への変更によりMOS反転層が薄くできるようになり、その結果短チャンネル効果を抑制できたとしている。

このCMOSトランジスタをインバータチェーンとして奇数段並べてリングオシレータを構成したところ、ゲート遅延時間は40%改善され、ドレインリーク電流(サブスレッショルド電流)は1/10減少したことがわかった。

また、ロジック回路に多用されるSRAMアレイを試作し、セルの単位であるフリップフロップのVthのバラツキの左右の不整合を評価してみたところ、従来のpolySi/SiONゲートに比べしきい値バラツキは40%小さくなったとしている。SRAMセルのフリップフロップ回路は１あるいは０を蓄積するメモリーなので、1,0の識別にこのVthの不整合は歩留まりやばらつきに影響する。SRAMセル面積は0.15μm2以下である。CMOSインバータロジック1個のスタティックノイズマージンは、Vdd=1Vに対して220mVと安定した数値を得ている。

リングオシレータでのゲート遅延時間と消費電力の関係から、45nmの従来プロセスで作ったCMOSトランジスタを動作電圧1.1Vで動作させた場合と比較すると、32nmCMOSを1.0V動作では消費電力は40%減少し、速度は24%増加した。0.9Vで動作させると、消費電力は45%減少し、速度は18%増加している。このプロセスは、バルクCMOSでもSOI CMOSでも同じように使えるとしている。

チャータードのインダストリーマーケティング&プラットフォームアライアンス担当副社長のWalter Lng氏

最初にIBMとチャータードの2社で始めた共同開発のビジネスモデルは、今やドイツ、フランス・イタリア、日本、韓国という企業までを包み込み共通の32nmプロセスを開発するというように拡大してきた。かつてIBM社において共同開発の指揮をとり、その後IBMを退社し、現在チャータードのインダストリーマーケティング＆プラットフォームアライアンス担当副社長であるWalter Lng氏によると、メンバーがこの技術を使う場合は、各社ごとに個別契約となっており、ライセンス料やロイヤルティ料は各社ごとに違うという。