チャンネル長10nm以下で抵抗がゼロになるバリスティックトランジスタは問題

MOS界面での表面散乱や不純物散乱は無視するとしても残念ながら、電子は抵抗がゼロなのに走行速度は上がらない。ソースから飛び出してドレインへ向かう場合の初速がほとんどゼロあるいは熱電子（ボルツマン分布に従う電子の分布）状態でも、電子はドレイン電界によって加速される。しかし、電子のスピードはさほど上がらないうちにドレインへ到達してしまう。このためトランジスタの動作速度も上がらないというわけだ。この問題を解決しようとするテーマが国家プロジェクトMIRAIの「新構造極限CMOS（Ultrascaled CMOS）」である。

チャンネル長が平均自由行程よりももっと長い従来のトランジスタは、ドレイン電界によって電子は加速され、熱振動しているシリコン格子とぶつかりながらも加速度を増していく。その平均的な抵抗を表す物理量が移動度μである。電子は平均的な抵抗値である移動度μを持ちながらもドレイン電界によって加速され、電子の速度は増し十分なオン電流が得られるためトランジスタの動作速度も上がる。しかし、チャンネル長が短くなると加速されないうちにドレインに到達するため、十分な電流に達せずトランジスタの動作速度が上がらなくなってしまう。

そこで、産業技術総合研究所　ナノ電子デバイス研究センターのセンター長である金山敏彦氏をリーダーとするU-CMOSプロジェクトチームは、電子をソースからチャンネルに向けて注入するときに初速ゼロではなくバリヤーを作って加速させながら、チャンネルに注入しドレインに到達する電子の速度を上げようとする構造のトランジスタを開発しようとしている。目標はCMOSの駆動電流を15%増強し、消費電力を20%減らすことである。ただし、目標の消費電力の低減にはゲート材料をメタルに換え、high-k絶縁膜を用い、FINFETやトライゲートなどの立体構造を採用、ゲートの静電ポテンシャルを強めるという方策をとっている。

ソース側に作るバリヤーはショットキー接合を選び、CMOSプロセスと互換性のあるNiシリサイドなどでバリヤーの高さを制御しようとしている。しかし、今のところ鏡像効果によってバリヤーが下がるという現象が見られ、トンネル効果も起きていることから、まだ最適な設計は出来ていない。ソースからチャンネルを通ってドレイン近くにやってくる電子がドレイン端のバリヤーによって量子力学的な反射を受けるのではないかという指摘もある。

神戸大学土屋准教授にソースおよびドレイン接合付近における量子力学的な反射を考慮したモンテカルロシミュレーションを依頼している。最適な設計は現在進行中である。