TSMCは、10月25日の午前中、東京六本木でTSMC 2024 Japan Open Innovation Platform Ecosystem Forumを開催、先端パッケージにおいてパッケージサイズが大きくなるにつれ、ストレスや割れの問題が大きくなることを定量的に示し、その解決策も示した。さらにチップ設計にAIを多用していることも明らかにした。

図1　TSMC 2024 Japan Open Innovation Platform Ecosystem Forum　出典：TSMC

チップレットや2.5D/3D-ID先端パッケージの最大の問題は、熱による割れが深刻になることだ。このため、チップ同士を密集して配置することによる割れの増加を、チップ同士を離すことでSoCと周辺のチップとの間を速度や消費電力と割れとのトレードオフを最適化することで割れ発生が抑えられたことを明らかにした。また、100個の温度センサを使って実測とシミュレーションとの差が3%未満であったこともわかった。

これは、TSMCが先端パッケージのエコシステムとして3DFabric Allianceを設立してきた成果でもある。特に先端パッケージの設計ツールのエコシステム3Dbloxを2022年に設立、Synopsys、Cadence、Siemens EDAのトップスリーEDAベンダーにシミュレーションに強いAnsysも加えて先端パッケージの設計技術を磨いてきた。特にAnsysの持つ熱解析シミュレーション技術が奏功したと言えそうだ。

また、半導体チップの設計にAIを活用していることも明らかにした。AIの使い方は3段階ある。最初は知識を得るための支援ツール「ノレッジアシスタント」としてLLM（大規模言語モデル）を使って、設計知識を増やすこと。これは初心者向けの応用でが、2番目の「ランアシスタン」は、やはりLLMを使ってRTLコードをデバッグする。そして最後は、「AIエージェント」を使って自動的にデバッグする。

実際には、通常のアナログ・デジタルICや先端パッケージ向けの3D-ICでは配置配線用の最適化にAIを使っている。すでにSynopsysやCadenceなどがAIツールを持っているため、それらを活用して、回路ブロックのレイアウト、さらにそれらを結ぶ配線技術にもAIを使うことによってPPA（性能・消費電力・面積）とスペースの最適化を図っている。

例えばN2プロセスノードのチップにおける面積の最適化では従来の自動化ツールだと198分かかった回路がAIを使うことで43分に短縮した。約4.6倍の生産性が上がったことになる。論理設計図から回路図に落とした後、寄生部品を考慮した場合のPPAがどうなるかをシミュレーションなどで確認した後、レイアウトに落とす場合にAI/ML（機械学習）を駆使して寄生部品の影響を減らしPPAをベストにするようなレイアウトに修正する。ここでスケマティック回路図とレイアウトとの間の最適化を図る。

設計する回路によって違いはあるが、AIを使うことによって性能は15~60%向上し、消費電力は3~25%減少、リーク電流は30~40%削減できたとしており、面積は12%減少できたという。これまでの自動設計と比べ、AIマシンによって最適化するのに必要な時間は短縮し生産性は3~10倍向上したという。

TSMCは、LLMによる生成AIは設計作業の中でもRTL（Register Transfer Level）コーディングやデバッグ、PDK（プロセス開発キット）の自動化にも使っている。さらにML（機械学習）でも教師無しの強化学習も設計に使い、PDKの自動化やIPの自動化などにも使っている。従来の自動設計によるレイアウトを学習前のデータとして、LLMと強化学習によってPPAが最適な条件になるまでイタレーションを何度も繰り返すわけだが、アナログ回路設計では40回、60回程度で最適値になるという事例をCadenceがルネサスと共同発表している。

TSMCはN2ノードあるいはN3ノードの設計にもAIを採り入れて生産性の向上を果たしており、ますます複雑になるSoCや先端パッケージ時代の設計にはAI/MLがもはや欠かせなくなるだろう。