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キオクシア発表相次ぐ、社長交替や5ビット/セルの技術開発など

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旧東芝メモリのキオクシアの社長がこれまでの成毛康雄氏から早坂伸夫氏に交替することが決まり、その1週間前にはSSDフォーラムを開催するなどキオクシアが活発に情報発信している。SSDフォーラム2020では最近のSSDやNANDフラッシュの活動を明らかにし、NANDフラッシュメモリを5ビット/セルとして動作させることに成功したと発表した。

図1 キオクシア代表取締役社長に就任した早坂伸夫氏

図1 キオクシア代表取締役社長に就任した早坂伸夫氏


1月29日に就任した代表取締役社長の早坂氏(図1)は、これまでの成毛氏の路線を引き継ぎ、デジタル社会ではメモリが重要になるとの認識を示した。NANDフラッシュ1本で事業を進める姿勢に変わりはないと表明しており、DRAMを持たないメモリメーカーを舵取りする。2020年におけるNANDフラッシュのビット需要は40%成長という見方が強く、大容量化の方向は従来通り推し進める。

社長交替発表の前に行われたSSDフォーラムでの最大のニュースは5ビット/セル技術PLC(Penta Level per Cell)だ。これは、1個のメモリセルの1と0を表す電圧値(HとL)を2の5乗分の1、すなわち1/32に分割し、それぞれを00000から11111まで表現する。1ビットのセルを5つのセルがあるように表すため、単純計算ではひとつのメモリセルで5倍の容量を実現できる。これまではQLC(4ビット/セル)まで実現できていた。4ビットの場合は16分割して1と0を表現していたが、QLCはすでに量産段階にある。

一般に1ビット/セルは、最も速いが容量は小さく、4ビット/セルは最も遅いが容量は大きい。このため、ストレージシステムの中では、1ビット/セルを高速・小容量に、4ビット/セルは大容量・低速と位置づけている。ここに5ビット/セルが加わることで、もっと大容量・低速では5ビット/セルが使われることになり、ストレージシステムのレベルを5レベルでシステム設計する必要に迫られる。

ただし、大容量の多ビット/セルのビット数を増やせば増やすほど、検出すべき電圧レベルの幅が小さくなるため、ノイズに乗りやすく、誤り訂正技術を駆使しなければ実現できない。低速だが、大容量のストレージシステムには誤り訂正回路を散らばせるようになるかもしれない。

加えて、キオクシアは2019年12月のIEEE IEDM(International Electron Devices Meeting)で、3D-NANDフラッシュの縦積みされているメモリセルを物理的にまるで半分に切るようにすることで1ビットから2ビットに増やす技術を発表していた。ここでも実質的に一つのメモリセルが2ビットに増やせる。ただ、浮遊ゲート方式にすべきか電荷トラップ方式にすべきかを検討しており、どちらにするかまだ決めていないという。

3D-NANDの層数に関しては、現在112層のフラッシュの試作開発を発表しており、東芝の四日市工場を共同で使っているWestern Digitalも112層のNANDフラッシュを発表している。

さらに新しい通信プロトコルNVMeは、ストレージとメモリや周辺との接続を高速化するためのPCIeインターフェイスをサポートすることになる。また、データセンターなどのストレージシステムでは従来のSCSIプロトコルからNVMe over Fabricプロトコルへと進むだろうと見ている。

キオクシアはSSDフォーラム2020の中で、デジタルトランスフォーメーションにはNANDフラッシュやSSDが必要だと強調していた。IoTシステムであるデジタルトランスフォーメーションを実現するためにハードウエア上ではIoT端末からのデータを処理して機械学習やディープラーニングを使って将来を予測する。これまでのストレージでは、活動の記録を保存していたが、これからはデータ分析によって未来の予測に変えることになるが、その記録として眠っていたデータを活用するためにもNANDフラッシュが必要だと、キオクシア常務執行役員でSSD事業部長の横塚賢志氏は強調している。

(2020/02/06)

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