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微細化と共に開発コストは上がらないという現実、いつまで続くのか

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微細化するにつれ、マスクコストをはじめとして開発コストはうなぎのぼりに上昇すると常に言われてきた(図1)。しかし、現実はずっと少ないコストで開発してきた。この違いをセミコンポータル提携メディアのSemiconductor Engineeringが分析している

微細化の最先端ノードから、枯れた設計ノードのプロセスまで、高集積度SoCの開発コストはうなぎのぼりに高まると言われている。16/14nmプロセスでは、マルチパターニング技術や多数の電源領域を配置する技術など、物理的な影響とその周辺などが絡んでいる。もっと緩いノードでは、もっと高度なプロセス技術や新しいツールを使う方向にシフトして、動作させてきた。

しかし、業界全体が絶望するように感じるはずのコスト上昇なのにもかかわらず、常に進んできた。ツールや新技術、プラットフォーム手法など再利用する技術に強く依存してきたからだ。先端技術のSocを新たに開発するために3億ドルのコストがかかるだろうと予測されるが、実際の数字はもっと低い。これまで一般的には2000〜5000万ドルであった。これは再利用可能なIPが大量にあったためだ。もっと緩いノードでは、プロセスの改善によって、半導体メーカーは今と同じ水準のプロセスを使ったり、1〜2世代先のデバイスを補足的に使ったりしてきた。良いことばかりではない。いまだに高価であり難しく、時には不満もある。しかし、総じて悪くはない。


図1 新製品の開発コストは微細化と共に増加 出典:IBS、Semiconductor Engineering

図1 新製品の開発コストは微細化と共に増加 出典:IBS、Semiconductor Engineering


CadenseのOffice of Chief StrategyグループマーケティングディレクターであるSteve Carlson氏は、「(高集積SoCは)企業の業績数字にも大きな変化をもたらしている。もしゼロから新製品を開発するなら、巨額のコストがかかるだろう。しかし、たいがい既存のIPやソフトウエア、インフラを活用する。これまで2000万ドルに落ち着くところまできた。すべての数字が大きくなり、曲線のトップの数字が会社ごとに違う傾向があっても、この曲線の形はこれまでとは変わりはない」と述べている。

経済的なトレードオフ
SoCの集積度が上がりもっと複雑になるにつれ、それを取り巻く経済的な指数も複雑になる。それは、集積すべき特長やIP、市場に早くリーチする方法、消費電力と性能のスペック、メタルの層数、メモリの種類と数、ターゲット市場など全てを含む。これらの各項目には価格が含まれ、もっと大きな数字として積み上がる。

Sonics社のCEOであるDrew Wingard氏は、「動作可能なモデルとして二つある。一つは単一品種の単一企業のモデルで、1社だけが全てを扱う。二つ目は、多品種のスーパーチップで、チップが何に使われるのか正確にはよくわからない。しかし、半導体メーカーが一つのチップ開発に5億ドルを投資して回収できる方法はない。一方、システムメーカーは、600ドルの電子製品に10%を上乗せしても安く見えるはずだ。システムメーカーはまた、チップ専業メーカーよりももっと安く作れる。チップメーカーは必要以上のものまで設計せざるを得ないからだ」と述べている。

加えて、(半導体メーカーは)開発されたものをいくつか再利用できるし、多様な市場で使う一つのプラットフォームとして開発コストを多少かけてもよい。

「もっとも成功した企業は、基本のチップ設計を含むプラットフォームを持つ企業である。これがあれば、別のビジネス分野に向けても派生品として設計できる。多くの大企業がプラットフォームを利用している。あるビジネス分野に一つのチップ設計を持つ企業でさえ、他部門と密なコミュニケーションをとって、それを共有している」とArteris社マーケティング担当副社長のKurt Shuler氏は語る。

中国企業は、プラットフォーム設計を絶えず磨くことによって派生品を出しながら、前世代の製品を改善してきたため、プラットフォーム設計を拡大していくことが上手だ、とShuker氏は言う。

ノードを選択
先端ノードの設計に大きな関心が集まるようになってきた。設計は非常に難しいが、反面面白くもあり、その問題を解決してきた。オングストロームレベルのノードでは、難しくなる理由がいくつかある。まず、EUV(extreme ultraviolet)リソグラフィが遅れている。これにより、ダブルパターニングが16/14nmノードでも必要になる。10nmではトリプルあるいはクワッドパターニングさえありうる。第2に、FINFETはリーク電流を削減できるが、その設計はいまだに困難な状況にある。発熱密度が増大し、エレクトロマイグレーションや静電破壊、EMIなどの物理現象も出てくるからだ。第3に、28nm以降のノードではプロセスバラつきの影響が大きくなる。

「組み込みフラッシュやMEMSセンサを、IoT(Internet of Things)用に搭載しようとしている企業をたくさん知っている。特殊なアプリケーションプロセッサや65/55nmにフォーカスしたチップを狙う企業が、特に欧州には多い」、とSynopsysのソリューショングループマーケティング担当バイスプレジデントのJohn Koeter氏は述べている。

同氏によれば、主流の40〜65nmノードでは、新製品チップのコストはほぼ40~50ドルだという。しかし、歩留まりが高くなるとソフトウエア開発コストは相対的に低くなる。これらのチップは先端的な機能ではないからだ。

「設計ではGHzの範囲を推進していないかもしれないが、それは洗練された設計ではないということではない。ひたすら前に進むのではなく、そのゴールはメタル層の数を減らすことかもしれないのだ」とKoeter氏は言う。

コストに対する性能と機能のトレードオフがもっと一般的になっている。「多くの応用では、16/14nmで出来る高性能なプロセッシング能力は必要ない。最先端の設計は当分の間28nmノードだろう。設計アーキテクトは並列処理についてもっと厳しく考える必要がある。さもなければグラフェンなどの新材料を探さなければならなくなる。また、チップを縦に重ねるのか横に配置し始めるだろう。最先端ノードで大手企業が解いた問題を見ると大事なことは高解像度の映像であった。しかし、実際にはごく一部のアルゴリズムだけが高速性を要求されていた。ここには16/14nmが求められる。残りの回路は古いノードで十分だ」とOpen-SiliconのCOO(chief operating officer)のTaher Madraswala氏は語る。

2.5Dは現実解
このことは、2.5Dチップのツールメーカーへの発注が始めているという報告からもわかる。2.5Dチップは、ネットワーク用など価格要求が厳しくない分野で、生産が始まっている。この技術が主流になるにはまだ当分時間がかかるが、これまであまり用いられなかったプロセスノードで量産に適用する場合には主流にはならないだろう。

「市場は多様性と革新を望んでいる。これを達成するための唯一の方法は、コストとリスクを下げることだ。このためには設計ツールを改善し、手法を簡単にすることである。現実的であり広がっていく2.5Dでは、先端技術を標準化する必要がある。恐らく2〜3の選択肢を持つようになろう。インタポーザを使ってディスプレイ技術につなげていくかもしれない」。こう述べるのはeSiliconのマーケティング担当バイスプレジデントのMike Gianfagna氏。

この動きは避けられないだろうと見る業界の専門家は多い。5年以内にはTSV(through silicon via)を利用した3D-ICになろう。いくつかの企業には制御可能と考えられている先端のノードで作られる高集積なチップのコストをかけても、メモリをプロセッサの上か下に実装して、開発期間を短縮し新アーキテクチャを構築することは、大きなチャンスとなろう。これにより、システムの性能を上げ、消費電力を下げ、面積を削減できる。

「2.5DはIoTには特に重要になる」とSonicsのWingard氏は予言する。「IoTの問題は、これからの集積化技術を必要とすることだ。最終製品の要求を知る必要があり、今がまさにその時である。システム設計者は、IoTを定義するものがなんであるか、まだ知らない。チップメーカーはそれを定義するため顧客に近づいてはいない。だから、振り子はすぐに急速に後戻りする。シリコンチップメーカーは、2.5Dの部分を作ることができる。インタポーザを使って、それをつなぎ合わせればよい。今、集積化を進める理由の第一はコストであり、消費電力と性能は、2番、3番の順である。しかし、IoTのアプリケーションは、何を作るべきか誰もわからないため、まだ限られている。2.5Dはなんでも扱えるが、やはりコストが問題となる」とWingard氏は述べる。

Ed Sperling, Semiconductor Engineering
(2014/04/23)

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