2014 IEDMのミステリーを解きほぐす

2014 IEDMはこれまでの会議と何ら変わらないという面はあった。2014年12月中旬、サンフランシスコで開催されたこのイベントではいつものチュートリアルから講演、パネルディスカッションまでが行われた。例えば、先端CMOS技術では2.5D/3D ICや、III-V材料、finFET、次世代メモリやトランジスタなどのトピックスがあった。

IEDM開催中と開催後、本当の問題は、いろいろなパズルを一緒に置き、業界が10nm以降、どこに向かっているのかを明確にすることであった。例えば、2013 IEDMでは、ホットな話題の一つがトンネルFET（TFET）と呼ばれる次世代トランジスタ技術であった。Intelは低電圧化を可能にするサブスレッショルド傾斜の急峻なデバイスであるTFETの論文を発表した。しかし、今回、TFETの発表はほとんどなかった。

何が起きたのか？業界はTFETを棚上げにしたのだろうか？あるいはIntelなどのメーカーはTFETを静かに開発しているのか？さらにはゲートを四方向から囲む新型FETを半導体業界は次の大きなテーマをしているのか？

答えは、IEDMからの様々なシグナルをベースに考えると、TFETや四方向を囲む構造などの次世代トランジスタ構造はおそらく5nmまでは進められるだろう、である。Si以外のIII-V化合物半導体も同様だ。さらに、SOI（silicon on insulator）技術も可能性がある。しかし、IBMとSTMicroelectronicsしか手掛けていない。450mmウェーハはまだ死んではいないが、休止状態である。

CMOSに関しては、今回のイベントではかなり目立った。7nmはどうなるか？チップメーカーは、現在の16/14nm finFETについても議論した。また、7nm以降の問題点についても話し合ったが、現実に強調されたのは7nmだった。

7nmデバイスはどうなるのか？「材料の問題はあるがfinFETは7nmまで延長できそうだ」とLam ResearchのフェローであるReza Arghavani氏は述べている。「（チャンネル材料としての）III-V半導体を利用する方法を当社は知っているが、III-V半導体は問題があるが、製造技術の点で到達できない訳ではない。チャンネル用材料として、SiGeやGeも実現可能性がある」とする。

7nm finFETを実現するために、半導体業界はたくさんの新技術を必要とするだろう。明らかに問題は多い−設計コストや経済性、マルチパターニングなどだ。いろいろなパネルディスカッションや講演で、チップメーカーはまだそれほど明らかではない問題についても議論した−コンタクト抵抗や材料、消費電力、配線、バラつき、歩留まりなどだ。まだ発表はないが、プロセス制御やフォトマスクの複雑さ、製造装置業界で進む合併問題などもある。

IEDMの一つのセッションやパネルディスカッションに出席しても、7nm以降の問題を完全に把握することはできない。事実、パズル全体のピースを拾うためだけに様々なイベントに出なければならない。

メガトレンド
IEDMの初日では、IBMとIntel、TSMCがそれぞれ16/14nm finFETの最新の詳細を発表した。半導体業界が16/14nmから10nm finFETへスケーリングする方法について、いろいろな技術が挙げられている。例えば、Intelは14nmノードで、エアギャップ配線を使った。

16/14nmプロセスが成功すれば記念すべき業績となる。しかし、10nm以降へ行くためには新たな問題、特にコストと集積度、が出てくる。「それは経済的な問題」、とnVidiaのファウンドリおよび技術管理担当のVPであるJohn Chen氏は、IEDMでのパネルディスカッションにおいて述べている。

実に、半導体業界がさらに微細化へ進むにつれ、チップを設計･製造できる企業はノードごとに減っていくだろう。言うまでもないが、ファブ、プロセスの研究開発、設計のコストはノードごとに増加している。「残念ながら、簡単になることはない。マスク数は増え、複雑度は増す。問題は大きくなる」、とIntelのプロセスアーキテクチャと集積化担当のシニアフェロー兼ディレクタのMark Bohr氏は同じパネルディスカッションで述べている。

事実、チップメーカーはノードごとに約29%ずつトランジスタ当たりのコストを下げることによって、ムーアの法則を維持することに奮闘してきた。しかし、この法則を維持するためには、チップメーカーは同じチップ上にもっと多くのトランジスタと機能を詰め込まなければならない。「マスク枚数を増やすにつれ、ウェーハコストは上がるという事実と産業界は確かに戦っている。しかし、世代ごとにかつてないほど優れた(トランジスタ)集積度を実現している。これが主な目標だ。トランジスタ当たりのコストをもう下げられないのなら、次世代技術に投資する価値はないだろう」とBohr氏は言う。

チップのスケーリングで最大の壁はリソグラフィである。チップメーカーは、EUV（extreme ultraviolet）リソグラフィを追求してコストと複雑さを減らそうとしている。言うまでもないが、EUVは遅れており、まだ生産に使える段階ではない。「リソグラフィメーカーはこれほどまで193nm波長の技術を使えることに驚いている。最終的にはその代替手段が必要となる。EUVは次のステップにある。個人的には今すぐに使いたかったが、まだ使えない。製造装置として、ウェーハのスループットの要求と装置の稼働性能が一致するまでにはまだ遠い道のりにある」とBohr氏は述べている。

リソグラフィに加え、他の装置技術もムーアの法則を維持しなければならないというプレッシャーにさらされている。例えば、マルチパターニングはデポジションとエッチングに向けた新しい要求がある。CMPやエピタキシャル成長、イオン打ち込みなどの装置への要求も新しい。「これら全てに、最高の精度が要求される。(装置)ビジネスのあらゆる部分が問題に直面しているため、イノベーションと投資は必要となる」とApplied Materialsのシリコンシステムズグループも上級VP兼GMのRandhir Thakur氏は言う。

7nm以降の問題
一方、IEDMの別なパネルディスカッションでは、7nm以降に焦点が当たっていた。「10nmは14nmと似たようなものだろう。しかし、7nmではもう一つの変曲点が来るだろう」。こう述べるのはQualcommエンジニアリング部門のVPであるKarim Arabi氏。

事実、finFETトランジスタは、7nmまでは行くだろう。しかし、7nmでは早ければ半導体業界は、移動度を上げるため新しいチャンネル材料に向かう必要がある。言い換えれば、シリコンベースのチャンネル材料はもはや行き詰ってきている。III-V半導体材料は7nmへの準備ができていない。このため業界はSiGeあるいはGeをpチャンネルFETに、シリコンをnチャンネルFETに使う方向に向かっている。「SiGeとIII-V半導体は考慮すべき候補に上っているが、SiGeの方が可能性はある」とArabi氏は述べる。

前にも述べたように、半導体業界はパターニングにはEUVを望んでいる。しかし、もしEUVが遅れ続けると、7nmで考えていなかった候補を求めるかもしれない。すなわち8回もパターニングするオクタプルパターニングの193nm液浸リソ技術である。「オクタプルパターニングは良くないと思う。できればEUVを使いたい」、とIBMの研究員であるMichael Guillorn氏は、パネルディスカッションのQ&Aセッションで述べている。

EUVの最初の要求の一つは、BEOL（back-end-of-the-line：配線工程）での使用である。ここでは、チップ設計の細い配線の加工に使う。半導体業界はその時代に合理的な理由で新しいブレークスルーを求める。チップメーカーは20nmで、大変なRC遅延の問題に直面していた。この業界では誰しもがEUVを求め、BEOLのパターニング技術を簡単にしたいだろう」とGuillorn氏は述べる。

チップメーカーもBEOLでの新材料として新たなブレークスルーを必要としている。例えば、Co（コバルト）にも注目している。これ以外にもRC配線遅延を和らげるための材料が軒並み候補として挙がっている。

加えて、7nm以降も見据えている。「今はfinFETがある。今日のフィンの幅は7~8nm。これを5nmまでシュリンクできるだろう。しかし、これ以上はシュリンクし続けられない。移動度が低下するからだ」、とIMECのロジックプロセス技術担当VPでロジックデバイスR&DプログラムディレクタでもあるAaron Thean氏は述べる。

このため5nmでは、次世代のトランジスタへ移行することになろう。上述したように、この候補にはいろいろある。ゲートを4方向から囲むFET(ゲートオールアラウンドFET)や、ナノワイヤーFET、量子井戸finFET、TFETがある。「新しいソリューションが必要だ。ゲートオールアラウンドFETのような複雑な構造が求められよう。しかし、今の所どれが本命なのかまだはっきりしていない」とThean氏は言う。

言うまでもないが、不確定要素は多い。しかし5nmでもムーアの法則は続くと言われている。「5nmでは、トランジスタ当たりのコストが依然として減少する方向だろうと予測されている。もしこれらのイノベーションが起きなかったら、5nm技術はおそらく置き換えられてしまうだろう」とGlobalFoundriesの技術スタッフのディスティングイッシュメンバーであるWitek Maszara氏は述べている。

事実、他の選択肢は、垂直方向に行くことである。例えば、IMECは縦型ナノワイヤー構造を開発している。加えて、2.5D/3Dスタックダイもある。しかし、この技術は未だに主流になっていない。そして、CEA-LETIはモノリシックの3Dを進めている。この技術では、先端トランジスタを互い違いに縦方向に重ねていく。

時が経つにつれ、半導体産業は二つの道を採るだろう。チップメーカーは従来のチップアーキテクチャを追求するだけではなく、3Dのような技術も受け入れるだろう。問題は正しく選択することだ。5nm以降では、さらに未知数が増える。シリコンを3nm以降ももっと見えなくなる。カーボンナノチューブ、グラフェンなど特殊な2D技術が面白そうだが、これらの材料もまた難しい問題を含んでいる。

すでに述べたように、スケーリングは見通せる近未来も続くだろう。しかし、ムーアの法則を維持することはコストがかかり、難しい技術になるだろう。