チップの製造歩留まりを上げるためのAEC/APCシンポ、利用価値は高い

適切なマージンをどうとるべきか。プロセスがバラついた時に何が原因かを探らなければならないだろうが、トランジスタ数があまりにも多すぎて、集積度の低かった時代には考えられなかったような統計処理が必要になってくる。解析方法にも多変量解析という、変数が複数ありそれらが互いに変動し合う状況を解き明かす手法があるが、まさに現在のシリコン集積回路チップがこの手法を適用するのに向くようになった。こういったシリコンチップを想定したバラつき変動をモデル化し、バラつきを予測して把握できるようにもしたい。

加えて、製造装置はローディング効果の影響を何らかの形で受けるため、製造条件をたとえ一定にしても例えば5ロット目のウェーハと6ロット目のウェーハの状態が変わってしまうことがある。物理的には、装置チャンバ内に付着するコンタミネーションが再付着したり、それによって炉内の温度プロファイルがわずかに影響を受けたりしてプロセス変動に寄与してしまう。物理的な解明は複雑すぎて出来ない場合には、処理したロットのウェーハパラメータ、装置パラメータを次のウェーハロットに向けて微調整するといったフィードフォワード的な処理をすることで変動バラつきを抑えることが求められる。

こういった複雑なプロセスの問題、あるいは装置の問題をみんなで話し合い、歩留まりを上げる技術に組み込んで行こう、という会議AEC/APC Symposium Asia 2009が11月9日、東京神田一ツ橋の学術総合センターにおいて開催される。

半導体製造にかかわるエンジニアにとってこういった問題は避けて通れない。今でさえ複雑なのに、45nm、32nm時代へとなるとこういった課題はますます顕著になるため、プロセスエンジニアが今のうちに習得しておかなければならない。また、海外からも来日するエンジニアを捕まえて、どういう考えやきっかけで取り組んでいるのか、会社の生産ラインで問題になったことがあるのか、などと聞いてみるのも面白い。

今、世界で活躍されているエンジニアたちには海外のエンジニアとの付き合いを通して見聞を広め見識を高め、自分をさらに磨いている人は多い。こういった会議を通して日本と海外との文化の違いを自分の眼ではっきりと確かめたり、あるいは企業風土についても知る絶好のチャンスになる。

元、東芝のエンジニアだった西義雄さんは学会活動を通じて海外のいろいろな研究者と付き合いをしているうちにヒューレットパッカード社から声をかけられた。当時懸念されていた日米半導体戦争を和らげるため日米の懸け橋になるのも悪くないとの思いもあって、ヒューレットパッカードへ転身した。その後テキサスインスツルメンツへ移り重要なポストについた後、スタンフォード大学の教授になられたが、西さんはエンジニアの付き合いを大切にされており、今でも素晴らしい人脈を持ち、現役の研究者として活躍されている。今も東芝の方たちから尊敬されている。エンジニアのお手本である。

こういった会議をチャンスとして捉え、若いエンジニアが自分を売り込んでもいい。臆病にならずに、ダメでもともとと開き直る気持ちこそ自分を大きくするために必要だと思う。