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finFETを全面リニューアルに

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16/14nm以降のFinFETは、形状、サイズ、ピッチ、材料、製造プロセスから見直すことになりそうだ。このトランジスタはIntelの22nmノードのプロセッサHaswellから使われたが、その延長では済まないようだ。Semiconductor Engineeringがレポートする

第1世代のfinFETでは、フィンはそれほど高くなく、断面形状は台形に近かった。第2世代になると、フィンはより高く、より薄くなり、その断面形状は長方形になる。このようにすることでトランジスタの駆動能力が増すとともに、3方向からの空乏層によりリーク電流が大きく減ることになる。

とはいえ、この構造を作ることは簡単ではない。finFETのフィンを創り直すことは難しくコストもかかる。設計と製造においてはトレードオフの条件が数多くある。何段階にも渡る工程数が増えるため、この工程はフィンエンジニアリングと呼ばれている。

フィンエンジニアリングがfinFET集積回路プロセスのカギとなる。GlobalFoundriesの先端技術アーキテクチャ部門フェローのSrinivas Banna氏によると、「フィンエンジニアリングは重要になるが、簡単にできる訳ではない。サイズは小さくなるうえに、スペーサやソース/ドレイン構造といった、いろいろなエレメントを集積しなくてはならない。問題は、これらのエレメントをどのようにして詰め込み、より高い性能を得るか、である」。

ただ、問題は、明らかにフィンエンジニアリングだけではない。16/14nm以降のfinFETのフィンの高さや薄さをどの程度にすべきなのか?どうなりそうなのか?finFETの大きな戦略の中でこれらはいったいどのような意味を持つのか?

フィンエンジニアリング
数十年に渡り、半導体産業はプレーナ型のトランジスタを設計してきた。しかし、この技術は20nmになると短チャンネル効果のため、さすがに息切れしてきた。今、finFET技術に向かい始めた。この技術では、フィンの3面を利用したゲートで電流を制御する。

一般に、finFETには同じ構造で2つあるいは4つのフィンがある。フィンピッチは、ピンの幅とフィン間の間隔を合計したもの。半導体メーカーは、プロセスノードごとにフィンピッチを2/3に縮小してきた。リソグラフィプロセスがフィンピッチを決めている。

一方、各フィンには幅と高さ、形状がある。このフィンはデポジションやエッチングなどの工程を経て作られる。もちろん、ゲートにはいろいろな特性の中でもゲート長という重要な寸法がある。

1個のfinFET製造工程では、基板はいろいろなリソグラフィ工程をまず通る。特にスペーサ工程のパターニングが必要だ。この工程では、スペーサのような構造を基板上にパターニングし、その後、これらの構造の間をエッチングによって、基板に垂直方向に縦の溝を切り出し、これによってフィンを形成する。「その後、エッチングのレシピを変え、若干テーパーをつける。これはSTI(浅いトレンチ分離)そのもので、そのトップがフィンになる。このプロセスはフィンとSTIを1回で作る。これはプレーナでは使われなかった方法で、この部分では少し簡単になった」とLam ResearchのフェローであるReza Arghavani氏は述べている。

この後、デポジションでその間隔を酸化膜で埋める。表面のトップを平たんになるように研磨し、デバイスに溝を付けるためのエッチングを行う。最後にゲート酸化膜を堆積、ゲートを形成する。

明らかに、フローは変わってきた。パターニングとエッチングが最も難しいプロセスになっている。「数十億個もあるトランジスタの(フィン幅)を制御しなければならない。フィンの高さも、STIの高さも制御する必要がある」とArghavani氏は述べている。

コストも加わる。事実、リソグラフィや他のコストを引用しながら、Intelは14nmではウェーハ全体のコストは増加したと述べている。「プロセスはこれまで以上に複雑になり、もっと多くの工程が必要だ。しかし、単位面積当たりのトランジスタ数は2倍に増えるなら、ウェーハコストが高くなった分を吸収できるだろう」とApplied Materialsトランジスタ技術グループのシニアディレクタであるAdam Brand氏は述べている。

こういった問題にもかかわらず、Intelは2011年に世界最初のfinFETプロセスを立ち上げた。22nmプロセス(ダブルパターニングを使わない最後のノード)で始めたIntelはこの第一世代のfinFETは台形の形状をしていた。この技術は、フィンピッチ60nm、フィン高さは34nm、フィン幅は13nmだった。

最近Intelは14nmノードという第2世代のfinFET技術を立ち上げた。フィンのピッチと高さはともに42nm、フィン幅は8nmと見られている。「(より高くより薄いフィンは、)静電特性を改善する。さらに重要なことだが、低電圧の性能が上がるだろう。低電圧でのバラつきが部分的に下がるからだ」とIntelプロセスアーキテクチャと集積化のシニアフェロー兼ディレクタのMark Bohr氏は言う。

Intelは14nmでフィンの形状を長方形タイプに変えた。台形だとドーパントの不純物濃度を上げなければならないからだ。「どの場合でも、直線状のフィンの方が台形状よりも性能は良くなる。理由は静電特性のためであり、サブスレッショルド電流の傾きも改善する」とLam ResearchのArghavani氏は述べる。

一方、IBMとTSMC、GlobalFoundries-Samsungチームは16/14nmで初めてfinFET技術を立ち上げている(GlobalFoundriesはSamsungから14nmfinFET技術でライセンス供与を受けた)。これらのメーカーはfinFET構造の正確な寸法を明らかにしていないが、一般的なトレンドは明らかで、より高く、より薄く、より直線的に、である。

業界の一般的なトレンドとして、GFのBanna氏は、薄い方がメリットは多いと述べている。「薄い方がオフ時のリーク電流を制御しやすくなる。トップのフィンと底のフィンがよりゲートに近づくからである。チャンネルの制御性は良くなり、よりシャープにオン/オフ制御ができる。つまりサブスレッショルド電流の傾斜が急になり、リーク電流を減らせる」とBanna氏は言う。

フィンの高さに関する問題はもっと複雑になる。実際、チップメーカーが一つのICを設計する場合、トータルのトランジスタのフィンの高さを決める訳だが、設計者はフィンを高くしたい。しかし、実用的には問題が多い。もちろん、フィンの高さはデザインルールに基づいて決めなければならない。しかもフィンが高い方が寄生容量も高くなる。

だからIC設計者はトレードオフを考えなければならない。スケーリングに従ってフィンピッチを一度決めたなら、目指す製品のフィンの高さも決まる。「しかしフィンをそれよりも高くするなら、寄生容量に対して駆動電流がどの程度改善するかの割合を見て、最適な高さを求めなければならない」とBanna氏は語る。

例えば、Intelのプロセッサは駆動電流を上げる傾向がある。「同一Vddで高い電流のデバイスを求めている。だからフィンは高くなりがちで、フィン間が近くなる。フィン同士が近くなると寄生容量は上がってしまう」と同氏は言う。

プロセスフローのトレードオフもある。AppliedのBrand氏は、「フィンは高い方が良いとは必ずしも言えない。もちろん回路設計者にとっては高い方が良い。しかしプロセス側からいえば、高い方が製造は難しくなる。エッチング工程とギャップ埋め込み工程が難しくなるという点でトレードオフが必要だ」と述べている。

次は何か?
フィン生産技術の方向は、16/14nmノードではわかってきたが、10nm以降はどうか。フィンはもっと高く、フィン間はもっと近づくだろう。フィンのトレンドは二つに分かれるかもしれない。もっと高くするか、高さを維持するか、だ。

今の所、業界の方向は一つに絞られている。フィンを維持し、チャンネル材料を変える、という方向だ。事実、10nmや7nmノードでは、pMOSトランジスタをGeに変えようとしている。このように半導体メーカーは、性能を上げる一方で、寄生容量の増加を望んでいない。「だから、設計が許容する限りフィンを高くするが、なぜシリコン以外の材料を導入するのか、その訳は電子と正孔の移動度を上げたいからだ。これが10nmあるいは7nmの次のノードのトレンドである」とLamのArghavani氏は述べる。

他のメーカーも同意する。「ゲート寸法をスケーリングするためにはフィンを狭くしたくなる。フィンの幅に関しては、まず10nmについてディスカッションし、6nmか7nmについて議論しよう。高いフィンはTEM上でよく見えるかもしれないが、フィンを高くする必要があるのか、わからない。それよりも消費電力密度の方に関心がある。本当に電流を下げられるかどうか」とIBMのシニア技術スタッフのTerry Hook氏は述べる。

一方、現在のロードマップに基づき、半導体メーカーは、SiベースのfinFETを10nmに微細化している。しかし、7nmでは業界は二つの方向に向かうだろう。一つは、今日のfinFETでは10nmでガス欠になるという考えだ。7nmでは新構造のトランジスタの導入を推進している。

もう一つの考えは、今日のfinFETを7nmまでスケーリングすることだ。このシナリオでは、チップメーカーは、10nmノードにおけるフィンの幅を8nmから7nmノードでは5nmへと縮小すると見ている。「業界は、フィン幅5nmまでは良好な特性を得てきた。しかし問題は、良好なラインのエッジラフネスとスムースを持ったフィンを形成できるか、である」とSematechのプロセス、材料、ESH部門のプログラムマネジャーのChris Hobbs氏は言う。

しかし、問題はこれまで見てきたように、7nmではどれほど高いフィンが得られるか、だ。「それを言うことは時期尚早だが、これは最適化問題であり、それによって得られる必要な駆動電流とデバイスの性能を見る必要がある」と同氏は言う。

さらに考慮しなければならないこともある。「もちろん、限界は実際のプロセスの問題と制御性、そして極薄チャンネルの基本的なデバイスの問題にかかっている。この問題には、欠陥や移動度のロス、アクセス抵抗の増加がある。フィンを高くすると、FEOLの寄生容量という望ましくない問題もある」とIMECのロジックプログラムのディレクタ、Aaron Thean氏は述べる。

では、10nm以降で業界はどの程度フィンを見直そうとしているのだろうか。答えはもう一つの問題とも絡む。業界はいつまでfinFETを延長しようとしているのか、である。finFETは5nmで壁に突き当たるだろう。8nmから5nmへ行くことは可能だ。やはりフィンの幅を減らし、ゲート長を短縮する道を進むことになる。しかし、5nmでは、シミュレーションによると、量子力学的な閉じ込め効果が表れ始め、チャンネル内のキャリヤの挙動を変えることになる。こうなるとしきい値が大きく変動する。5nm以下では、デバイス制御の問題がやってくることを心配しなければならない」とAppliedのBrand氏は言う。

この点で、次世代トランジスタ技術が必要となる。チップメーカーはオプションをいくつか検討している。トランジスタを求めて完全に創り直すわけではないとしても、全く未知の要素がこれまで以上に入ってくることは間違いない、と業界では誰もが言う。

(2014/12/09)

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