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14nm以降に実用期を迎える3次元IC

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3次元スタックダイ(3D IC)の実用化には時間がかかると10年前から言われてきた。市場調査会社のGartnerによると、3D ICをすでに作製できるようになったTSMCは、1年後にはサンプル生産を終えるという。セミコンポータルの提携メディアであるSemiconductor Engineeringが最近の3次元ICの動きをレビューした

14nm以降には本質的な変化が何か起きるだろう。特に1965年以来ムーアの法則を推進してきたコストの図式が変わる。微細化だけで高集積ASICを実現しようとすると、これまでよりも高価格になるだろう。設計と集積化技術だけではない。チップサイズが増大するにつれ、歩留まりは低下し、完全に動作するチップを製造するコストがずっと高くなってくる。一方、マスク1層当たりのパターニングステップ数がこれまでよりも微細なノードで増えていく。

「ダブルパターニング工程は1マスク層に2度行う。7nmノードでは、1マスク層当たり4度も行うことになる。チップサイズが大きくなると、歩留まりは大きく低下する」とGartnerの調査部門のバイスプレジデント、Samuel Wang氏は言う。

100平方mmのチップでは、1枚のウェーハから取れる良品チップ数は、28nmノードで500個だが、7nmでは419個に落ちるとWang氏は言う。さらに大きな400平方mmチップだと、この良品数は63個から31個に低下する。

一方、超高集積で大きなチップよりも小さなチップにしてパッケージに入れる方が、良品率はずっと高くなる。これは、消費電力と性能という点では良い。ワイドI/O(バージョン1と2)で広いバス幅と、短い信号伝達距離、ロジックとメモリを接続する場合の簡単なレイアウトというメリットによって、2.5Dおよび3Dアーキテクチャの消費電力/性能特性は極めて魅力的になる。最初に2.5D/3D ICを採用する産業は、ネットワークインフラと高性能コンピュータセンターのように見えたが、特に14nm以降のスケーリングのコストと複雑さが増加するにつれ、この技術はもっと多くの分野でもメリットが出てくる。

しかし、前に述べたコストの図式は半導体生産メーカーに関して成り立たなくなってきた訳ではない。半導体メーカーはアーキテクチャ上のシフトに備えるために競争しているのだ。ほぼ全てのファウンドリやEDAベンダー、OSAT(半導体アセンブリとテストの請負業者)は、工程の流れやツール、集積化プロセスに備えており、年末から2016年にかけて量産チップを使っていくと期待されている。

Intelでさえ、組み込みDRAMをプロセッサと分離して一つのパッケージに収める準備を始めており、3Dスタック技術はファウンドリの顧客向けに力を入れていくと言われている。Intelはまた、ダイスタック技術をこの4年間、ひそかに開発してきた。「3Dを完成させるための全ての方法を研究してきました。SiP(システムインパッケージ)は、高性能と広バンド幅、低消費電力になります」とIntel Custom FoundryのジェネラルマネジャーのSunit Rikhi氏は述べている。

Intelはさらに微細なノードを開発する方向にも引き続き向かっていく、とRikhi氏は述べている。しかし、顧客は多様なパッケージ代替品を求めていると加えた。そのような製品は来年には市場に出てくるだろう。

経済的なシフト
重要な変化が起きているという認識が7月のセミコンウェストでも6月のDAC (Design Automation Conference)でも主なテーマだった。ムーアの法則は続くだろうが、誰にでも当てはまる傾向ではない。恐らく経済的な理由のために使われる言葉ではもはやなくなるだろう。さらに重要なことは、次世代のプロセスノードを推進し続ける企業でさえ、全てのチップの微細化を継続していく訳ではない。

「14nm以下のノードで最大の難関は、パターンの複雑さとEUVツールの準備不足によるデバイスの微細化技術です。3Dスタッキング技術の採用が遅れてきたのは、コストによるもの。しかし、(微細化に代わる)他の方法で代用する(この手法を使う)メリットは大きいと見ています」。こう語るのは、ベルギーの半導体研究所であるIMECのプロセス技術担当バイスプレジデントのAn Steegen氏。

混乱を整理する
装置メーカーは3Dには2種類あると見ている。狭い分野から見ると混乱してしまう。例えば、3D技術に関するメトロロジーにはFinFETや3D NAND、TSVが含まれるが、これらは、パッケージ技術の観点からは全く異なる。3D技術は分野の違う人たちには違った意味になる。サプライチェーンの中のどの分野にいるかによって違う。

混乱に拍車をかけているもう一つの言葉は、2.5Dである。これは、TSVではなくインターポーザを使って、3Dに向かう半歩先の段階を示唆していた。アナリストやチップメーカー、ファウンドリの中で一致していることは、今後両者とも共存するだろうことだ。ただ、発熱に対する考慮や、パッケージ技術のフレキシビリティ、テストの容易さ、市場投入までの期間などによって使い分けされるだろう。

現実には、どのアプローチもアグレッシブに開発されるだろうが、もしEUVリソグラフィが商用化できるようになったら、193nmの液浸リソに加えEUVが使われるだろう。しかし、EUVといえども、7nmになるとダブルパターニングを必要とするようになる。工程数を減らそうとしても、これで全ての問題を解決できるわけではないはずだ。そして、10nmでは配線技術が問題に浮上し、eDRAMと共に全てがダイスタック技術の方向に向かう。インターポーザかシリコンフォトニクスで接続されたパッケージか、あるいはインターポーザでつながったスタックダイの形を持つだろう。

「SiPは重要なトレンドです。IoT (Internet of Things)を見ると、それをドライブする三つの要素があります。インテリジェントセンサーと、それに接続された電子機器、広いバンド幅とストレージを持つバックボーンのネットワークです。SiPはこれら三つのために使われます」。こう語るのはASEグループフェローのWilliam Chen氏だ。

パラダイムシフトを見ているのは同氏だけではない。Lam Researchの社長でありCEOであるMartin Anstice氏は、7月上旬に開かれたアナリスト向け講演で、半導体産業における転換点について語り、マルチパターニングと、FinFET、新しいパッケージへとギアシフトしていると述べた。FinFETの開発意欲はいまだに強いが、2015〜2016年にはTSVを備えた先進パッケージ技術に大きなチャンスがある。同社が提供可能な市場に向けて70%から120%成長できるように調整するという前提だが。

さらに一つ付け加えた。「2014年から2017年にかけて設備投資額は2倍に増えるだろう」とAnstice氏は言う。

大きな投資
LamとApplied Materials、KLA-Tencorは全て、数年間に渡り、このようなパッケージ技術の実用開発を手掛けてきた。

KLA-Tencorのマーケティング担当シニアディレクタのRob Cappel氏は、3Dの手法にはクリティカルな寸法(CD)だけではなく、形状も含まれるという。「リソグラフィだけではありません。曲線の数やウェーハの反り、薄膜形成、CMP、裏面のパーティクル数も関係します」。

EDA業界では、主力ベンダーは全て、レイアウトから同定作業まで自動化することに取り組んでいる。同定作業とは、熱暴走やESD(ElectroStatic Destruction)、エレクトロマイグレーションなどの故障モードの特定です。しかし、これを扱うためには、特にEDA側から見るといまだにあいまいなことが多い。

「3D設計は、さらにモジュラー化が進むでしょう。しかし、これまでとは異なる方法で積み上げると、そうなるのでしょうか。テストのしやすさも同様ですが、結果は全く違かもしれません」。こう語るのは、Mentor Graphics社の診断/歩留り製品向けマーケティングマネジャーのGeir Eide氏だ。

同氏は、ゲートレベルのテスト手法からトランジスタレベルのテスト手法へと大きく変化しているとここ数ヵ月感じている。「カバレージを確認することだけではありません。問題があるかを決める実験もします。しかも、答えが一つとは限りません」。
何をして何をしないのかをよく理解すれば、ツールとプロセスは良くなるだろう。しかし、実際の生産から得られる知識が具体化されるまで、ツールを最適化する方法や捨てるものを一企業が決めることは難しい。

上に積む
とはいえ、3Dで上に積むことの未来は広い。GartnerのWang氏によれば、フル3Dスタック技術は面積を小さくし、集積度を上げ、バックエンドのRC遅延を減らし、伝送速度を上げ、30%の消費電力を削減し、市場への期間を短縮する。

「市場があれば技術が加速されますが、市場はまだ準備されていません。3D ICは時期尚早で、2D-ICよりも競争力の優れたメリットはまだ出ていません」と同氏は言う。

しかし、14nm以降ではその図式は変わるだろう。と同氏は見ている。その時に、半導体サプライチェーンのあらゆる分野と業界全体も変わるようになるだろう。先端部分ではムーアの法則が技術を形成し続けるとしても、ムーアの法則に合わない先端技術が大部分となり、それに従っていろいろな要素がたくさん出てくるだろう。

Semiconductor Engineering編集長 Ed Sperling
(2014/07/31)

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