LSIの論理設計をしながら検証できるツールをJasperが開発、設計期間を1/3に

論理LSIのシステム設計・論理設計を組む場合、ハードウエアで論理回路を組むのではなく、ソフトウエア言語でプログラム手順を書いていくという、プログラマの仕事を行うことがLSI設計者の仕事になっている。SystemVerilogや、Verilog, VHDLと呼ばれる言語がLSI設計言語である。この言語を使って、コンピュータプログラミングのようにIF, THEN, ELSEなどの「文章」を書いていく。そのプログラムによって、ANDやORなどの論理回路が自動的に組まれていく。最終的に論理が組めたものをRTL（register transfer level）と呼ぶ、これがLSI設計回路となる。この段階では、どのようなトランジスタを使ってLSIを作るのかは問題ではない。単なる論理回路にすぎない。

このRTL回路が正しければ、フォトマスクに落とすために配置・配線の物理設計へと移るわけだが、正しいかどうかを検証しなければならない。これがVerification（検証）といわれる作業である。この作業では、まずプログラムが正しく入力されたかどうかをチェックする。いわばバグ取りだ。バグが取れても、そのプログラムが正しい論理回路を構成しているか、をチェックしなければならない。しかも、設計エンジニアと検証するエンジニアとは通常は別人である。

検証エンジニアはまずRTLの意図するものを理解しなければならない。さらに区切られた回路ブロックごとに検証を始めるわけだが、プロトコルやデータ転送、プログラムの成立条件、さらには全体の特製の検証や論理の正しさなどをチェックする。入力信号から内部状態、さらには内部状態から出力までのすべての信号の通り道をテストする。そのような信号経路を通るかはシミュレーションで求める。検証する時間は設計時間の2倍以上かかるのが常だ。バグ取りに何日もかかればコストが上がってしまう。バグはプログラミングしている設計者に委ねられる。

Jasper がこのほど開発したEDAツールは、論理レベルすなわちビヘイビアをベースにしたRTL解析と検証ができる。設計期間の早期のうちに意図する設計ビヘイビアを捉え、保存する。品質の高いRTLができ設計期間が短縮しコストが削減される。しかも、ハイ/ローのオンオフ波形を画面上で見ることができるため、もし望ましくない波形状態が観測されたら、即座に修正できる。

このために、ビヘイビア・インデックス（Behavioral Indexing）技術を開発した。この技術は、Activated Designと呼ばれるダイナミックなデータベースの中から所望の設計ビヘイビアを抽出し、インデックスを付け、さらに保存するという一連の流れを処理する。インデックスはいわばタグのようなもの。設計の再利用にも打ってつけだ。

波形を観測できるということは、波形の重なりや順序を変えたり保存したりすることもできることに他ならない。「当該波形を画面上でハイライトできるうえ、逆に波形を見ながらどんなシナリオでも作り出すことができる」と同社の社長兼CEOであるKathryn Kranen氏は述べる。

同CEOは、日米間の電話インタビューの中で、「ActiveDesignはRTLのコーディングは不完全だという認識から出発している。この製品の最大の目的はバグを取ること。設計段階のはじめの段階でバグを取るため、結果的に設計時間を短縮できる。LSIの種類によって大きく違うが、ザクっと言って1/3に減るだろう。すでに100件以上の設計テープアウトを済ませたという実績を持つ」と自信に満ちている。