台湾TSMCが28nmのデザインキットを揃える、14製品をテープアウト完了
台湾のファウンドリTSMCが28nmプロセス向けのデザインツールキットを発表、その詳細を明らかにした。28nm設計というArFレーザー波長のおよそ1/7しかないような微細な寸法で半導体ICを作るとなると、設計図をいかに実物のレジストパターンに近づけられるか、が大問題となる。それを解決するDFM（design for manufacturing）は、初期のパターンや電気特性だけではなく、信頼性予測までも行う。
図 TSMCの新竹にあるFab12 28nmプロセスはここから始まる 出典：TSMC
ファウンドリビジネスは、いかに豊富なIPライブラリや設計・検証ツール、サポート体制を整えているかが成功のカギを握る。ファウンドリが設計ツールを揃えただけで、IDMになるのではないかと予想したアナリストらがかつていたが、今はもうそのようなバカげたことを言う人たちは見なくなった。ファウンドリは十分な設計ツールを持っていなければICユーザー、ファブレスICメーカー、IDMなどの注文を受けることができない。メンター、ケイデンス、シノプシス、どこのツールやモデルを使ってもマスクを描き製造できる能力がファウンドリには不可欠である。
TSMCはEDAベンダー、IPベンダー、デザインハウス、製造装置メーカーなど半導体関連企業とエコシステムを組んでおり、どのようなユーザーからの注文でも、またどの設計レベルからも受け付けられるが、28nmプロセスでもこのような体制を築いたといえる。28nmプロセスの設計インフラツールとして、DFMだけではなくSPICEモデル、ライブラリ、iPDK（物理設計キット）やiDRC（設計ルールチェック）、IP、リファレンスフロー12.0、AMS（アナログ&ミクストシグナル）リファレンスフロー2.0、デザインサービスなども揃えた。これらの「28nmツール」を使い、ARM Cortex-A9やA15などを含む89品種もの半導体チップの量産製品の設計を進行させているという。このうち、14の設計はテープアウトを完了し、一部は2Q（第2四半期）から量産に入っている。
設計ツールを使ってTSMCプロセスに合うように設計を修正する訳だが、目安となる評価パラメータはPPA（性能・消費電力・チップ面積）である。TSMCのシリコンプロセスを使って最適となるPPAを求めるための仕組みがTSMCのOIP（オープンイノベーションプラットフォーム）である。このOIPに28nmプロセスが使えるようになったという訳だ。
TSMCのリファレンスフロー12.0バージョンは、DFMやタイミング、低電力設計等従来のリファレンスフローを充実させると同時にESL（electronic system level）設計やSiインターポーザなどの3D ICにも適用できるようになっている。特に、シリコンLSIの設計の最上位に来るESLレベルまで立ち返って設計データを修正し、高い歩留まりで製造できるようになった。TSMCは自社で開発したPPAモデルをESLの設計環境に組み込み、最初の設計段階から最適なPPAを得られるようにした。ESLでは抽象度を上げ、タイミング精度を緩くするLT（loosely timed）をプロセッサモデルなどに使い、ハードウエアとソフトウエアの開発を同時並行できるようにしておき、その後AT（cycle accurate）でアービトレーションなど細かいタイミングをチェックする。
DFMエンジンは40nmからの延長であり、回路パターンの特長をライブラリに保存しておき、例えば二つのパターンがくっつきやすい場所や離れやすい場所などをホットスポットとして貯めておく。物理設計のDGS II設計データのパターンと、ライブラリのパターンとを比較し、ホットスポットを知らせ修正する。TSMCはDFMサービスも提供するが、年に1回程度しか設計しないユーザーにはケイデンスなどへDFMサービスを直接依頼してもらう。
AMSでも当初は28nmのデザインキットを使って設計していくが、アナログはこれほどの微細パターンをそのまま製造するとバラつきが大きくなるため、ポリシリコンの幅を広くとることで対処する。デバイスのSPICEモデルに合った幅に変え、結局は広くすることになる。例えば差動増幅回路では入力のオフセット電圧��Vの幅をどこまで許すか、バジェットを与えて評価する必要がある。AMSリファレンスフロー2.0では、DFMはもちろん、デザインルールの制限（RDR）や信頼性の基準に合っているかどうかのチェック、回路レベルでの放射ノイズ、寄生抵抗値の予測などを含んでいる。
信頼性を考慮した設計では、回路パターンが時間と共にブリッジを起こす可能性のある場所を修正するとか、配線抵抗の増加によるIRドロップからエレクトロマイグレーション寿命を予測する、MOSトランジスタのVt劣化を予想することができる。
28nmのプロセス工場は新竹にあるFab12(図)で始める。台中ではFab15を建設中で2012年第1四半期に生産を開始する予定だ。製品の信頼性品質試験を行い、28nmプロセスでの1000時間の加速試験を終えてから出荷する計画だ。
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セミコンポータル編集長
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