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Western Digital、4ビット/セルの768Gビット3D-NANDフラッシュを開発

東芝メモリと四日市工場を共有しているWestern Digitalは、64層の3D-NANDフラッシュ技術を使った、4ビット/セルの768Gビット(96Gバイト)メモリを開発した(図1)。従来と同じ数のメモリセルを持つ3ビット/セルのNANDフラッシュだと、メモリ容量は512Gビット(64Gバイト)だったが、これよりも50%増加した。

図1 Western Digitalが開発した4ビット/セル方式の3D-NANDフラッシュ

図1 Western Digitalが開発した4ビット/セル方式の3D-NANDフラッシュ


これまでは3D-NANDでは3ビット/セルが最高密度であり、従来のプレーナ型2次元NANDフラッシュでは、4ビット/セルはWestern Digitalが開発していた。多ビット/セル技術は、プロセス的には同じセルの数を用いながら、一つのセルをいくつかに分割して容量を増やす方法。通常の1ビット/セルだとオンかオフを1と0に当てはめていたが、多ビットはそれを分割して物理的なセル数を増やさずにビット数を増やす方法だ。

例えば1ビットは、電源電圧3Vで1を、0Vで0に対応してきた。2ビット/セルでは2ビット(すなわち1ビットのオンとオフ、もう1ビットのオンとオフ)という4つの状態が必要になるため(すなわち00、01、10、11)として、例えば3Vを11、0Vを00に対応させるとそれらの間を分割して、2Vを10、1Vを01に対応させて、4つの状態を対応させていた。3ビット、すなわち2の3乗は8つの状態を作り出す必要がある。3Vが111、2.56Vが110、2.13Vが100、とどんどん細かく分割していき、メモリ状態を作り出していた。4ビット/セルだと2の4乗、すなわち16の状態に分割しなければならない。3Vの1111から、0Vの0000まで16の状態で4ビット分を表現するのだ。

そうなると、オン/オフ比が細かすぎて1と0のマージンが非常に狭くなる。このため、多ビット/セルの技術では、メモリビット数の誤り訂正回路ECCが欠かせない。Western Digitalは、NANDフラッシュのECCや、同じビットばかりを何度も書き換えない平準化技術などを含むメモリコントローラ技術が優れているといわれる。このほど、WDが発表したプレスリリースには、どのようにして実現したのかについては触れていない。

同社は今回開発したテクノロジーをBiCS3 X4と呼んでおり、この4ビット/セル技術を次の96層の3D-NANDにも使っていくと述べている。8月にカリフォルニア州サンタクララで開催されるFlash Memory Summitでは、BiCS3 X4技術で作ったリムーバブル製品とSSD(半導体ディスク装置)を見せるとしている。NANDフラッシュ技術は、プロセス的に平面から立体へと向かい、さらに1ビットのメモリセルに多ビットを構成する技術、それを正常に動作させるためのコントローラ技術、と設計アーキテクチャレベルまで含めた競争になっていくようだ。

参考資料
1. Western Digital Announces Four-Bits-Per-Cell (X4) Technology on 3D NAND (2017/07/24)

(2017/07/26)

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