モバイル機器内のカメラやディスプレイとICをつなぐためのASSP

図1　FPGAと専用回路を活用したモバイルインターフェース変換用IC　出典：Lattice Semiconductor

これまで、スマートフォンやモバイル電子機器内のさまざまなICとカメラ出力、ディスプレイ入力などをつなぐインターフェースのレベルが違い、変換が必要になったが、そのレベルがさまざまなので、インターフェースごとに変換する必要があった。2台のCMOSカメラからのMIPI DSI D-PHYインターフェースが左右それぞれあっても、モバイルプロセッサには1本しかないため、ここでも変換回路が必要となる。また、マイコンのSPIインターフェースはウェアラブルウォッチのディスプレイにはやはりMIPI D-PHYに変換しなければ表示できない。また4Kなどのディスプレイには速度が不十分で、アプリケーションプロセッサのD-PHYをデュアルで使わなければ対応できない。

しかし、これを一つ一つASICで作るならコスト的に割り合わない。そこで、一つの製品で各インターフェース変換を行うチップが、Latticeの製品名「CrossLink」である。まさにプラットフォーム的な発想のチップである。基本的にはカメラとディスプレイとICとのインターフェースをカバーする。それぞれ4種類、7種類のインターフェースプロトコルをサポートしている(図2)。

図2　ディスプレイとカメラからのインターフェースプロトコルの種類　出典：Lattice Semiconductor

このCrossLinkチップは、プログラム可能なI/OインターフェースとMIPI DSI D-PHY出力インターフェースに、プログラム可能なFPGAを搭載したもの(図3)。よく使うI/Oインターフェースには、入力用のD-PHY / Sub LVDS / LVDS / SLVDS200 / CMOSと、出力用のLVDS / CMOSを備え、プログラムで変えられるようになっている。サポートするデータレートは1.2Gbps/レーンで14のI/Oを持つ7組のI/Oブロックと、16I/Oの8組のI/Oブロックを備えている。出力にはデータレーン1.5Gbps/レーン4本と1クロックレーンを持つMIPI DSI D-PHYポートを2個備えている。4レーンを並列に使う場合は合計6Gbpsとなり、このポートを2本使えば最大12Gbpsをカバーできることになる。

図3 CrossLinkの内部ブロック回路　出典：Lattice Semiconductor

異なるインターフェースプロトコルや回路にはFPGAで対処する。その規模は、5936個のLUT（ルックアップテーブル）と180KビットのブロックRAM、47Kビットの分散RAMを備え、かつビデオストリーミングに対応できる豊富なFPGAリソースを持つ。多重化や統合、分離、アービタなどの機能をFPGAで設けることができる。さらに、GPIOやI2C/SPIバスと、電源回路も集積している。FPGAと専用回路を設けたのは、消費電力を下げるためで、通常動作時の消費電力は5mW〜135mW、代表的には100mW程度だとしている。

このチップの応用として、2台のカメラからイメージプロセッサにつなぐ例では、多重化回路をFPGAで構成し、6GbpsのD-PHYインターフェース1個を通してプロセッサに接続する。この場合、もう一つの6GbpsのD-PHYインターフェースは使わないが、チップとしては使わない回路を残したままになる。ただ、ASSPとして汎用性があるため、量産性が上がる。

最も小さいパッケージサイズは、2.46mm角で0.4mmピッチの36端子WLCSPで、モバイル機器用途である。さらに3.5mm角で0.4mmピッチの64端子BGA、4.5mm角で0.5mmピッチの81端子BGA、6.5mm角で0.65mmピッチの80端子のBGAの4品種をリリースした。この中で最も大きなパッケージは産業用を目的としている。モバイル用の最小寸法のパッケージは6mm2しかない。