2極化するFPGA業界、低電力・小規模市場にラティスやシリコンブルーが活躍

図1　Lattice Semiconductor 社CEOのDarin Billerbeck氏

ラティスは、微細化は追い求めず、先端プロセスから1~2世代遅れた設計ルールを使う。先端プロセスが28nmルールなのに対して、ラティスが使う設計ルールは65nmプロセス。28nmではリーク電流が多すぎて低消費電力設計ができないからだ、と同社CEOのDarin Billerbeck社長は言う。同社のCPLD製品であるMACH O2-256は256個LUT（ルックアップテーブル）を集積し、その待機時の消費電力はわずか19μWしかない。7000個のLUTを集積したMACH O2-7000でさえ230μWにとどまる。「だから当社は携帯機器市場にも食い込んでいる」(同氏)。

「戦略的計画策定を終えた」（同氏）ばかりのラティスが狙うミッドレンジからローエンド市場の規模は、2010年時点で41億ドル、これが2015年には55億ドルに成長すると見ている。今後5年間の年平均成長率は6.1%となり、プログラマブルロジック市場全体の年平均成長率の6.5%とほぼ同じ。ちなみにプログラマブルロジック市場全体は2010年の62億ドルから2015年に85億ドルに成長すると予想されている(図2)。

図2　プログラマブルロジックの市場規模予測　出典Lattice Semiconductor

シリコン市場全体を見ると携帯機器やコンピュータ、通信、産業機器、民生などさまざまな分野があり、シリコン半導体に注力するだけで安定した大きな市場に食い込めるとBillerbeck社長は述べており、ハイエンド市場と思われがちな通信インフラ市場にもラティスが食い込める分野がある(図3)。例えば、通信インフラ装置に搭載するボード内のパワーマネージメント機能に使う。ボードをスワップするのに電源を切らなくても済むようにボード上の電源を監視しておきプラグ&スワップの時に、重要な回路を一時的にシャットダウンしておく。通信装置以外では、フラッシュメモリーの書き込み・消去に使うために高電圧を発生させるチャージポンプ回路などにも使う。

ファブレス企業である同社はファウンドリとして日本のセイコーエプソンの酒田工場と富士通の三重工場を使っており、台湾のTSMCは使っていないという。富士通のプロセス技術を高く評価しており、低消費電力を追求する同社にとっては日本の2社は欠かせないとしている。

図3　パワーマネージメントを駆使してボードの消費電力を低コストで下げる

新しい市場を探ったり技術を開発したりするためのR&Dコストを、赤字を出した2009年でさえも同社はほとんど削らなかった。2010年の売り上げは2億9780万ドルと53%成長し、営業利益は5510万ドル、米国会計基準の純利益は5710万ドルとなった。「負債はゼロ」(同氏)とキャッシュフロー経営を推し進めている。

小型化も追求するシリコンブルー
シリコンブルーもラティス社と同様、ロジックゲートの規模は追求しないが、低消費電力を追求する。ラティスと違うのは、チップサイズの縮小も追求することである。狙う市場を携帯機器に絞っているからだ。このため設計ルールはラティスよりも一歩先を行き、現在40nmプロセスでプログラマブルデバイスを発表したばかり。同社のFPGAは不揮発性メモリーをベースにしたモバイルFPGAと呼ばれている。携帯電話に必要なアプリケーションプロセッサの周辺回路に使うコンパニオンICと位置付けている。

同社が狙う、ちょっとした携帯機器の分野にも秘められた市場がある。例えばe-Bookリーダーのメーカーが使おうとする電子インクディスプレイをサポートしていないアプリケーションプロセッサの周辺回路を設計するとしよう。このe-Bookメーカーはいろいろな大きさのディスプレイに対応させたいとしており、しかも光センサーや温度センサーからのデータも処理したい場合には、センサー用のI2Cバスを設け、そのアプリケーションプロセッサ用のインターフェース回路を集積したようなディスプレイコントローラを設計する。外部メモリーを利用し、そのメモリーにセンサー信号に対応するディスプレイドライブのパラメータを記憶しておく。大きさの違うディスプレイにも対応できる。もちろん、タッチ入力や文字認識も取り込みたいという用途にも向く。

図4　シリコンブルー社CEOのKapil Shankar氏

携帯機器狙いであるため、チップ面積の縮小と共にパッケージ面積の縮小も必要なため、ウェーハレベルパッケージング（WLP）技術を使う。これまでの65nmプロセスを使ったiCE65ファミリ（累計400万個以上出荷）で用意した3×3mm〜8×8mmまでのWLPパッケージを40nmプロセスの「ロサンゼルス」（500〜8000セル）と「サンフランシスコ」（3k〜24kセル）にも適用していく(図5)。

図5　モバイルFPGAのロードマップ

同社CEOのKapil Shanker氏は、「小さな電圧、低い消費電力、小さなパッケージ、多いI/O数/mm2がわが社の特長」だとしている。小さなチップ面積でFPGAを実現できるのはSRAMベースのロジックではなく、米国の不揮発性メモリーIPベンダーのキロパス（Kilopass Technology）社のライセンスを受け、OTP（One time PROM）ベースのロジックを組んでいるためだ。OTPベースだとチップ面積は小さく、かつ外部メモリーを置く必要もないため、トータルのボード面積が小さくなるというメリットがある。

ファウンドリとしては、台湾TSMCの40nm低電力（LP）標準CMOSプロセスを使う。さらにWLPのパッケージは台湾のASEを使っている。今後のロードマップとして2012年以降に28nmプロセスの「ポートランド」製品シリーズも計画している。

参考資料
1. 2極化するFPGA業界、ザイリンクスとアルテラの2強はハイエンドへ (2011/04/27)