Mentor Graphics、チップ、サブストレート、PCBを協調設計できるツール

図1　複数のベアチップ、パッケージサブストレート、PCBは別々の設計だった　それぞれの間は常にやり取りが必要　出典：Mentor Graphics

SiP（Silicon in Package）やMCP（Multi-Chip Package）のような1パッケージに複数のチップを収容したICモジュールは、これからも増えてきそうだ。これまではベアチップの端子設計、マルチチップのパッケージ設計、PCB（printed circuit board）設計、それぞれ別々に設計していた。それぞれの工程で図の寸法が異なったり、3次元的な投影図が違ったり、名づけの習慣が違ったりなど、していた。おまけに最初の工程で設計変更があれば、最後のPCB設計は一からやり直さなくてはならなった。

これまでの設計フローでは、ベアチップとパッケージサブストレート、PCB設計それぞれでやり取りがあったものの、限られていたという。かつては開発期間が長く、Time to market（T2M）が遅かったために、それでも済んだ。しかし、今は短いT2Mが要求されるようになり、それぞれの間のやり取りを密にしなければ、短いT2Mに対処できなくなってきた(図1)。

今回Mentorが発表したXpedition(図2)は、各端子配線設計の協調設計のプラットフォームである。ベアダイの端子データ、パッケージサブストレートの端子配置データ、PCB配線データを一つの画面で見ることができる。SiPやMCP、PCBだけではなく、MCM（マルチチップモジュール）やRF回路、ハイブリッドIC、BGAなどいろいろな設計の配線機能を備えている。このためグラフィカルな回路図に加え、表ベースの仕様、断面図、HDLベースでさえも、同一画面で見ることができる。低電圧に敏感なSoCは、チップ内部で異なる電源電圧が多く、接続情報の管理が特に重要になる。

図2　Xpeditionは端子情報を共有できる　出典：Mentor Graphics

配線接続情報は言うまでもなく、シグナルインテグリティやパワーインテグリティなどの電気的モデリングやDRC（デザインルールチェック）、レイアウト設計、熱解析などのシミュレーション機能も含まれているため、システムレベルでの性能や消費電力の最適なトレードオフを見つけることができる。

Xpeditionでは、仮想ダイモデルを使い、IPブロックやトップレイヤーのメタル配線、電源配線、I/Oパッドなどより詳細なダイのモデルを使っている。従来はパッドの座標とチップサイズのみだったが、チップとパッケージとのやりとりまで考慮できなかった。今回はダイのバンプや、配線レイヤーやビア、IPマクロブロックの配置なども採り入れた仮想ダイモデルとなっている。

図3　信号ピンの割り当てにルールがある　出典：Mentor Graphics

また、ICベアチップとパッケージ、ボードの最適化には、I/O信号ピンの割り当てルールが必要となる(図3)。クリティカルな信号を接地ピンのそばに置くとか、ある種のインターフェース用のピンはまとめておくなどのルールである。こういったルールがあれば、協調設計者はピンを配置し、I/O信号をこれらのピンに割り当てるというプロセスをもっとスマートに最適化できる。

仮想ダイモデルとさまざまなシミュレータ、などで接続情報と電気的、熱的特性を見積もることができるため、最適な配置配線の設計時間が短縮できる。なお、Mentorはマルチチップの設計をどうやら、Intelと共同で手掛けているらしく、2015年3月4日に開催されたISQED (International Symposium on Quality Electronic Design)でダイとパッケージサブストレート、PCBの協調設計に関する技術発表（参考資料1）を行っている。

参考資料
1. Brist, G. and Park, J., “A Novel Approach to IC, Package and Board Co-Optimization,” ISQED (International Symposium on Quality Electronic Design),March 4, 2015