Qualcommの技術責任者、プロセス技術を大いに語る（後編）

Semiconductor Engineering（SE）：ファウンドリにおけるfinFET開発の進捗状況に満足していますか？

Yeap氏：はい、第2世代のfinFETを開発しているエンジニアもいます。第1世代のfinFETを今、開発しているとすれば、1世代遅れていることになります。だから、そのギャップを埋めなければなりません。とはいえファウンドリは、それを埋めつつあります。

SE：TSMCはQualcommの最初のfinFETパートナーとなりますか？finFET開発をファウンドリの1社あるいは数社と一緒に進めていますか？

Yeap氏：それにはお答えできません。TSMCは最大のファウンドリですし、SamsungなどのファウンドリもfinFETを開発中です。

SE：Intelはファウンドリビジネスを拡大する計画を最近発表しました。QualcommはIntelのファウンドリサービスを使おうと思っていますか？

Yeap氏：Intelの最近のアナリストミーティングを拝見しました。IntelのCEOは、好感が持てます。どの企業にもオープンに話をしたいと言っています。私の答えも似たようなものです。ユーザーが望むなら、もちろん確認し、チェックし比較します。ご存知のように、テクノロジーは(チェックすべき)一つのことにすぎません。ファウンドリビジネスは、テクノロジーと製造と生産能力の三つから出来ています。1本脚のテーブルを使わないのと同様に、もっといろいろな要素が必要です。もちろん、価格もその一つです。

SE：Intelはファウンドリビジネスでは、主にFPGAメーカーにサービスします。これは大量生産のファウンドリモデルとは違うと思います。

Yeap氏：その通りです。（大手ファウンドリは）FPGAメーカー向けに約1000枚/四半期、生産していますが、弊社やBroadcom、Nvidiaなど向けには何千枚/四半期という膨大な量を生産します。

SE：Intelは何年も携帯電話ビジネスに参入しようとしてきました。この分野ではQualcommなどと競合します。しかし、Intelがモバイル分野で成功するかどうかはまだはっきりしていません。いかがですか？

Yeap氏：IntelはPCマーケットからこちら(モバイル)へやってきました。Intelチップは、性能が抜群ですが、消費電力を食いすぎます。このため、(消費電力を)下げようとしています。Intelはスマートフォンではなくタブレットに注力しています。デスクトップからラップトップ、さらに低消費電力ラップトップへと来て、タブレットそのあとスマホへとやってくるように見えます。かつて、いくつかの製品レベルを飛び越えて下位に向かってきましたが、成功しませんでした。

SE：プロセス技術に話を戻しますと、バックエンドプロセス（BEOL）が難しくなると述べられましたが、そうですか？

Yeap氏：これは大問題です。コストの増加を考えると、全てBEOLから始まります。ここで言うBEOLとは配線工程です。例えば、20nmではコストはドラスチックに増加します。これはローカル配線に相当するMOL（middle of the line）という新しいモジュールが追加されるからです。20nmでは、この工程のためにマスクが5枚も増えてしまうのです。10nmに微細化しようとすると、マスク数は倍になります。どのマスクでも最先端のリソグラフィ装置、つまり液浸を使います。だから、バックエンドプロセスは、リソとレジスト、材料など全てを使います。

SE：リソグラフィに関しては、EUVなどの選択肢が遅れています。将来に渡っても液浸の193nmリソが続くと思いますか？

Yeap氏：まず、選択肢はありません。自己整合型のダブルパターニングと呼ばれる複数回のパターニング技術もあります。このアプローチは優れているように見えます。NANDのエンジニアは、すでにこの技術を使っています。固有のノウハウがあるのでしょう。もちろん、ロジックでは、カスタマイズする必要があります。さらに微細化を進めるなら、みんなこの技術に期待するでしょう。

SE：2.5D/3Dの積層チップについてはどのように考えますか？

Yeap氏：これは個人的な意見ですが、半導体産業をうまく回すのにいろいろな英知があります。フリップチップはいつ発明されたと思いますか？そしていつ使われたと思いますか？携帯分野でのこの技術はどうでしょうか？大変長い時間がかかっています。IBMがそれを発明したのは1960年代でした。1970年代か多分1980年代に使われ始めています。このような技術の多くは、技術を受け入れる製品や市場が決まった後に使われていくでしょう。携帯端末の性能指数 (figure of merit)は、常にコストと、PPA（取得原価配分）、設計です。3D TSVは、接続だけの技術であり、トランジスタを小さくすることではありません。3D TSVができることは電力を減らすことで、これは非常に重要です。しかし、面積の縮小を考えるのなら、3D TSVは適していません。コストはいまだに高価です。だからこそ、もっと良い解決策があるはずです。それが2.5Dあるいは低コストのインターポーザという選択肢かどうかはわかりません。ファンアウト型WLP（ウェーハレベルパッケージ）かもしれません。こういったオプションは3D TSVよりも本質的に安価です。

SE：シリコンベースのfinFETの次の技術をどう考えていますか？

Yeap氏：当社もそれをウォッチしています。最近SEMATECHとIMECのメンバーになりました。（両社に参加して）、いろいろな技術の進歩が見えるようになりました。finFETは10nmまでスケールダウンできます。しかし、その後は何か他の技術、おそらくIII-V化合物半導体のfinFET、などを導入しなければなりません。しかし、欠陥の少ないIII-V化合物とシリコンを集積することは難しいです。2013年12月のIEDMでは、グラフェンのセッションがありました。講演者は極めて明確に、グラフェンはある機能を果たすことができると述べました。しかし、シリコン技術の置き換えに対しては無理、と言いました。とはいえ、今からそう言い切ることは時期尚早でしょう。

参考資料
1. Qualcommの技術責任者、プロセス技術を大いに語る（前編） (2014/02/05)