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7nmと5nm時代はやってくるのだろうか?

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新材料と新トランジスタでムーアの法則を1.5nm以下まで伸ばすことはできそうだが、問題は山積みで、まだ解のない問題も多い。セミコンポータルの提携メディアであるSemiconductor Engineeringは先端技術を開発する大手半導体メーカーを取材した。

大手半導体メーカーが28nm、20nmデバイスの立ち上げを続けているため、ベンダーも将来技術のロードマップを更新してきている。事実、ICメーカーは10nm新製品の出荷スケジュールについて語っている。GlobalFoundriesとIntel、Samsung、TSMCは、プロセスノードのオプションをさらに7nm、5nm以下へと微細化している。

ICメーカーが10nmまで微細化する可能性は高いが、7nm以下のレベルになると多数の問題に直面する。最大の問題は、7nmノードは来るのだろうか、ということだ。さらに5nmも可能なのか。3nmとなると将来は全く見えない。

もし半導体産業が10nm未満へ行くのなら、これまでやってきたようなゲート長のスケーリングというような簡単なプロセスではないだろう。7nmへ移行するためには、途方もないコストがかかるだろう。新しいトランジスタのアーキテクチャやチャンネル材料、配線を新たに開発しなければならないからだ。そのためには新しい製造装置や材料も開発しなければならず、それらは技術的に未熟であるか、まだ存在していない。

技術的にはR&Dレベルで7nm、5nmのチップを作ることはできる。問題の一つはシステムに必要なコストと消費電力に見合うデバイスを設計し、製造することである。もう一つの問題は、正しいテクノロジを選択することだ。さまざまな選択肢がいまだに流動的だからである。

実に、さまざまなモノの中にあるこれまでのロードマップでは、先頭を行くトランジスタの候補は、7nmレベルでは高移動度あるいはIII-V族のFinFETで、5nmでは次世代のトランジスタタイプに引き継がれるだろう。

今や、選択肢はいろいろなロードマップに書かれている。例えば、IMECの最新のロードマップによれば、III-V族FinFETは5nmまでいけそうだ。7nmで登場するだろうと見られている。そして、次世代トランジスタは、早ければ7nm時代に登場するかもしれない、とIMECは見る。

7nmレベルでは、3種類のトランジスタが候補に上っている。ゲートでチャンネルをぐるりと囲んだFET、量子井戸のFinFET、そしてSOI FinFETだとIMECは見る。ゲートで囲んだトランジスタは可能性は大きいが、これで決まりというのには時期尚早だ。一方、SiとはなじみのないIII-V族ではなくGeをチャンネル材料に利用することも有望だ。

これまでのように、半導体業界はコスト効率がよく、生産する価値があり、微細化できる技術を求めている。最近変わったことは、チップメーカーが選択する技術の開発を急いでいることである。競争相手に大きく差をつけるためにもっと早く市場へ投入したいのだ。

そのような場合でも、IMECのロードマップは将来をつかんでいる。CMOSプロジェクトでは、この研究開発機構は、GlobalFoundriesやIntel、Samsung、TSMCといったメンバー企業数社と共同開発している。IMECは研究開発を導き、メンバー企業に選択肢を絞らせている。そして、最終的な判断をIMECのパートナーに任せている。

IMECとそのメンバー企業によるロードマップに基づき、業界は「2018年に7nm」を目標としている。驚くことではないが、彼らはチップスケーリングとムーアの法則がもう終焉に近づいているという考えを払しょくしたいとも思っている。「問題は7nm時代が来るかどうかではない。7nmは来る。問題は、少し遅れるかどうかである。スケーリングが続くかどうかは問題ではない。問題は遅くなるかどうかである」とIMECの社長兼CEOのLuc Van den hove氏は述べている。

IMECとそのパートナーは、5nm以降についても選択肢を重みづけしている。「もちろん、(7nm以降には)不確実なことが増えてくるが、たくさんの選択肢が次から次へといまだに出ている」とVan den hove氏は言う。

10nm以降になるとIC設計と製造のコストは極めて高くなってしまう。わずか数社のチップメーカーしかこういったデバイスの設計・製造する技術ノウハウやリソースを持てなくなる。だから業界はこれまで以上にコラボしなければならないとSamsung Electronics半導体R&DセンターのエグゼクティブVPのE.S. Jung氏は言う。同氏は「当社のR&Dセンターでは3つのプロセスノードで同じことをやらせている。目標は1.5nmだ。どうやってそれを実現するか。ツールと材料、オープンイノベーションが必要だ。これらすべてをやろうとすると当社だけでは無理だ」と言う。

いろいろな選択肢
近い将来の先端チップのロードマップは見えている。現在のFinFETやプレーナFD SOI技術は10nmまで微細化できるだろう。その後、ゲートは7nmのチャンネルを制御しにくくなってくる。新しいトランジスタのアーキテクチャの必要性が高まるだろう。

7nmノードでの先端デバイスとなる候補の一つは高移動度FinFETであろう。これはチャンネルにIII-V材料を使ったFinFETだ。このIII-V FinFETはpチャンネルFETにGe、nチャンネルFETにInGaAsを使ったものになりそうだ。


「Geは進歩している。III-Vはトリッキーで、更なる開発が必要だ」とIMECのプロセス技術のシニアVPであるAn Steegen氏は言う。

事実、III-V技術は難しいが、5nmノードまで進むことができるはずだ。「GeとIII-Vのチャンネルは7nmではホットな候補だ。しかし、これらの材料の狭いバンドギャップはリーク電流の低いトランジスタで問題となりつつある。これらの材料(III-V)は一見すると7nmから5nmへ進むように見える。近い将来、ソース/ドレインにこれらの材料が使われるだろう」とIMECロジックプロジェクトのディレクタであるAaron Thean氏は見る。

では、III-V FinFETの導入が遅れるとして、7nm時代に必要な次の技術は何か。ゲートの周囲を囲んだ量子井戸構造のFinFETとSOI FinFETなどのトランジスタを選択肢に挙げている。静電的にゲート周囲をぐるりと囲んだ究極のCMOSデバイスを考えてみると、チャンネルの周囲4方向をゲートで囲んだ構造のトランジスタだろう。「(ゲートで完全に囲まれた)プロセスのあるポイントでは、そのFin構造の下部にはアンダーカットが出来ているだろう。そうするとゲート絶縁膜がチャンネルの下にも伸びており、まさにナノワイヤー構造そのものになる」とIMECのSteegan氏は述べる。

「もちろんSOIもある。実効的に量子井戸でもある。(構造的には)効率の高いエネルギーの面積で作ることができ、リーク電流パスを基本的にカットする」(同氏)。

7nmでのチャンネル材料として、IMECは二つの選択肢に絞っている。pチャンネルFETではGe成分80%、あるいは25%~50%と、nチャンネルFETには歪を緩和するためのバッファとして、0~15%のGeを導入する。「もちろん候補のGeは間違いない。Siデバイスは0.8~0.75Vで動作するが、Geデバイスは0.5Vで動作する。求める静電的な物性と性能が得られるはずだ。しかし、もちろん、Vddを下げ消費電力を下げなければならない」と同氏は言う。

7nmに続き、半導体業界は5nmに向けた選択肢をいくつか用意している。ゲートで完全に囲む型、量子井戸型、SOI FinFET、III-V FinFET、縦型ナノワイヤーなどである。「縦型ナノワイヤーに関する情報を全て求めており、チャンネルをどのように進化させるかを調べている。集積技術としてはチャンネルラストか、チャンネルファーストか、を使うだろう」と同氏は言う。

問題は山積
半導体業界は10nm以降の製造上の問題に直面している。最大のハードルは、リソグラフィだ。パターン製造コストを下げるため、IMECのCMOSパートナーは、7nm時代までにEUV(extreme ultraviolet)リソグラフィを導入したいという。しかし、EUVは市場参入の機会を何回か失った。光源のパワー不足が解決しないためだ。

IMECはEUV発展の余地を残している。ASMLとの共同開発であり、IMEC自身がASMLのEUVツールのベータサイト(ユーザーとしての実用実験場所)としても働く。「(EUV光源の)進歩はそこにある。今は1時間当たり35枚のスループットのレベルだと思う」とIMECのVan den hove氏は述べ、「7nmに向けて、EUVは間に合う自信がある」と続けた。

7nmまでに半導体業界はEUVとマルチパターニングの両方を必要とする。「7nmレベルでは、21nmピッチに微細化したマスクレイヤーが必要だ。それはEUVのピッチよりもすでに小さい。21nmピッチレベルでFinのようなレイヤーを作るためには、ゲート周囲の加工にEUVとダブルパターニングのピッチになる。だから、半導体産業の未来のために二つの技術の組み合わせがいる」とApplied Materialsのトランジスタ技術グループのシニアディレクタである、Adam Brand氏は語る。

しかし、EUVがその機会を失うなら、半導体業界はいまだに193nm液浸とマルチパターニング技術に向かうだろう。「もしEUVが準備できないなら、スペーサのパターニングを使ってFinを作ることになろう」とLam ResearchフェローのReza Arghavani氏は言う。「スペーサによるパターニングにはデポジションとエッチング技術が必要である。パターニングを2回しなければならない場合には液浸リソグラフィが2回必要になる。しかし、2回行うとコストアップになる。3回だとさらにコストは上がり、やはり大問題になる」(同氏)。

パターニングの問題は複雑なパズルのピースの一つにすぎない。「7nm時代に行くまでに22nmから14/16nm、10nmのFinFETをすでに得ているはず。つまり3世代のFinFETだ。しかし、FinFETの比例縮小を保つため、プレーナデバイスでやってきたようにゲートとチャンネルとのカップリングに関して同じような問題がある」とAppliedのBrand氏は述べる。

7nmでは、ゲート長を短くして性能を維持するといった新しいトランジスタ技術が求められる。「ゲートでぐるりと囲む構造は最も効果的(なソリューション)だ。この方向にかけてみようと思う」とBrand氏は言う。

ゲートでぐるりと囲む構造は、みんなが考えるほどラディカルではない。「全く実用的だ。FinFETの進化として、ゲートで囲む構造を考えることはできる。ゲートでチャンネルの周りを囲むと側面の数が増えるが、7nmではそうなるだろうか?技術の進歩をベースにすると、7nmか5nmではそうなるだろう。正確なノードは、アグレッシブな企業がゲート長をどのようにして短くするか、にかかっている」(同氏)。

ゲートで囲む構造は複雑なナノワイヤー構造が必要になり、寸法をうまく制御したというデモンストレーションはまだない。「問題は山積している。大きな問題の一つはコンタクト抵抗である」と同氏は言う。

コストはどうか。「FinFET(Intelは22nmから使用)での追加コストは、(プレーナプロセスと比べて)全プロセスのわずか5%にすぎない。だから、この工程では少し変えるだけで画期的な新技術を導入できる。ゲートで囲む構造は、平面的なレイアウトでするのなら似たようなことができる。平面的なレイアウトをゲートで囲む構造を作るのなら同じプロセスを使える工程が増えるだろう。もちろん、エピ成長や選択除去、ALDのような複雑な工程が加わるだろう」(同氏)。

別の考えもある。この10年間、プレーナ技術でチップを設計・製造してきた。今やIC設計と製造の分野ではFinFETを採用しなければならない。7nmではトランジスタはもっと変化するだろう。設計にもう一つ破壊的な変化を起こす。

このためにFinFET技術の延命を図るべきだという意見もある。「トランジスタに対してゲートで囲むような構造の変化は選択肢がいくつかあるが、FinFET技術の延命がリードしていく技術だと本当に思う。できる限りFinFET技術を延命させていくと思う。それは、プレーナトランジスタからFinFETへ遷移するのと同様に設計とプロセス開発に大きな変化を及ぼすだろう。だから絶対必要ではない限り、別のトランジスタ構造へは行かないだろう」とLamのArghavani氏は言う。

10nm以降になると、FinFETを延命させる方法はいくつかある。「このFinFETからIII-VやGeへの変化や、Finを高くすることはFinFET技術の自然な延長であるが、この技術の全ての要素、例えばIII-Vのデポジションなどは、まだ準備できていない。(III-Vでは)もっと習熟しなければならないことが多い。しかし、そこに到達できると確信している。疑問点は、7nmまでに到達できるか、だ。どうも怪しい」と同氏は言う。

明らかにチップメーカーは7nmと5nmに向かってフルスピードで開発している。その一つTSMCは2014年末までに7nmのテストチップを見せたいとしている。TSMCなどのメーカーは、ゲートで囲む構造は実現が難しいと見ているが、他に代わるモノはない。間違った方向に賭けると悲惨な結果を招く。「だから、当社は他の選択肢も視野に入れている」とTSMCの研究開発担当兼CTO(チーフテクノロジーオフィサー)のJack Sun氏は述べている。

(2014/9/17)

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