TSVを使った新型メモリHMCの詳細がまもなく明らかに

HMCの登場により、高速メモリとしてのWide I/O方式のTSVメモリがすっかり色あせてしまった。HMCは、性能や消費電力などが最先端のDDR4や、期待されたはずのWide I/Oメモリよりも格段に改善される。DDR3-1600（データレート1600MB/s）やDDR4-3200（同3200MB/s）と比べ、高速性は言うまでもないが、信号数、動作中の消費電力、ボード面積なども格段に良い。2月末にCadence Design Systemsが開催したMemCon Japan 2015でその概要が発表された。例えば1ピン当たりのデータレートは、DDR3Lの10.2倍、DDR4の8.5倍速い。消費電力はエネルギー効率で表現するなら1ビット当たりDDR3Lの1/3、DDR4の約1/2、何よりもボード面積は1桁以上小さく、それぞれの5%、6%しか占めない。ボード面積を小さくできるのはピン数を減らせるからだ。信号ピン数はDDR3Lの1/10、DDR4の1/9しか必要としない。

基地局で使用する応用例として、ネットワークプロセッサ周りのバッファメモリ（400Gbps）システムを想定してみよう。現在最先端の基地局では40Gbpsが動作したばかり。3月9日には日立製作所は400Gbpsの伝送実験に成功したとニュースも入った。スマートフォンでYouTubeなどの動画を楽しむ人が増えれば増えるほど通信トラフィックは増えていくため、幹線のバックボーンは40Gbpsから100Gbps、さらに400Gbpsへと拡張せざるを得ない状況にある。携帯電話基地局の高速化は今後も進む。

さて、400Gbpsのスイッチシステムでは、ネットワークプロセッサの4辺に最先端のDDR4-2400メモリを各辺18個、全部で72個配置している。ピン数は1896ピン、消費電力が49W、メモリの面積は8,532mm2となっていた。このシステムにHMCを使うなら1個ですみ、総ピン数は276ピン、消費電力は32W、メモリの設置面積961mm2となり、全て大きく改善される。

ただしHMCでは市販のDRAMチップ（ダイ）を積層してTSVでつなぐわけではない。各メモリチップはメモリアレイとなっており、各メモリアレイを16個のボールト（vault:貯蔵、保管の意味）に分割する。メモリアレイは8層なり9層なり必要な総数だけ積み上げ、各ボールトをTSVで総数分、接続する。最下層には、各ボールトを制御するためのボールトコントローラチップがある。ここに各メモリボールトを制御するだけではなく、BIST（Built-in Self-Test）や誤り訂正･リペアなどの回路も含んでいる。これら16個のボールトは16個のメモリチャンネルがあることに相当する。積層したメモリとコントローラを複数個、同一パッケージに格納できる。

実際に使う場合は、ホストプロセッサがリクエストを発行し、HMCが応答を返す。従来のDRAMとは違い、パケットベースで通信する。パケットのコマンドにはREAD、WRITE、Atomics、Error Responsesなどがある。READとWRITEは同時にできる。HMCの詳細は、3月25日に東京御茶ノ水ソラシティカンファレンスセンターで開催されるSPIフォーラム「3次元実装への道」において、Micron Technologyの朝倉善智氏が発表する。